JPH04280407A - モノリシックインダクタ - Google Patents
モノリシックインダクタInfo
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- JPH04280407A JPH04280407A JP4209191A JP4209191A JPH04280407A JP H04280407 A JPH04280407 A JP H04280407A JP 4209191 A JP4209191 A JP 4209191A JP 4209191 A JP4209191 A JP 4209191A JP H04280407 A JPH04280407 A JP H04280407A
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- monolithic inductor
- wiring
- inductor
- monolithic
- magnetic
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- Withdrawn
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Landscapes
- Coils Or Transformers For Communication (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、モノリシックインダ
クタに関するもので、特に、インダクタンス成分の外部
への漏れを防止するための構造に関するものである。
クタに関するもので、特に、インダクタンス成分の外部
への漏れを防止するための構造に関するものである。
【０００２】
【従来の技術】準マイクロ波帯以上の高周波で使用され
る集積回路（ＭＭＩＣ）には、集中定数の回路素子とし
て、モノリシックインダクタがよく用いられている。
る集積回路（ＭＭＩＣ）には、集中定数の回路素子とし
て、モノリシックインダクタがよく用いられている。
【０００３】図４および図５には、従来のモノリシック
インダクタの構造の一具体例が示されている。
インダクタの構造の一具体例が示されている。
【０００４】ここに示したモノリシックインダクタ１は
、半導体基板２を備え、その上に形成された層間絶縁膜
３上には、たとえばスパイラル状の配線４が形成されて
いる。この配線４によって、インダクタンス成分が作り
出される。配線４は、図４において破線で示した上層配
線５によって、次の回路素子（図示せず）と結合される
。さらに、配線４を覆うように、絶縁材料からなる保護
膜６が形成される。
、半導体基板２を備え、その上に形成された層間絶縁膜
３上には、たとえばスパイラル状の配線４が形成されて
いる。この配線４によって、インダクタンス成分が作り
出される。配線４は、図４において破線で示した上層配
線５によって、次の回路素子（図示せず）と結合される
。さらに、配線４を覆うように、絶縁材料からなる保護
膜６が形成される。
【０００５】上述したようなモノリシックインダクタ１
は、その構造が非常に単純であるが、配線４の長さや幅
を調整するなどすれば、最大１ｎＨ程度のインダクタン
スを与えることができ、高周波回路のマッチング等によ
く用いられている。
は、その構造が非常に単純であるが、配線４の長さや幅
を調整するなどすれば、最大１ｎＨ程度のインダクタン
スを与えることができ、高周波回路のマッチング等によ
く用いられている。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うなモノリシックインダクタ１によれば、それから発生
した磁界が大きく広がって、周囲の回路と結合しやすい
ため、寄生発振やロスの増大など、高周波回路特性に悪
影響を与えていた。
うなモノリシックインダクタ１によれば、それから発生
した磁界が大きく広がって、周囲の回路と結合しやすい
ため、寄生発振やロスの増大など、高周波回路特性に悪
影響を与えていた。
【０００７】また、上述の悪影響を抑制するために、イ
ンダクタの周囲を空領域にすることも行なわれているが
、この場合には、回路全体の面積が大きくなってしまい
、たとえばＭＭＩＣ用のモノリシックインダクタのよう
に、小型化が要求される分野では、あまり望ましいこと
ではない。
ンダクタの周囲を空領域にすることも行なわれているが
、この場合には、回路全体の面積が大きくなってしまい
、たとえばＭＭＩＣ用のモノリシックインダクタのよう
に、小型化が要求される分野では、あまり望ましいこと
ではない。
【０００８】それゆえに、この発明の目的は、磁界の広
がりを抑制できる構造とされた、モノリシックインダク
タを提供しようとすることである。
がりを抑制できる構造とされた、モノリシックインダク
タを提供しようとすることである。
【０００９】
【課題を解決するための手段】この発明は、インダクタ
ンス成分を作り出す配線が絶縁体中に埋設された、モノ
リシックインダクタに向けられるものであって、上述し
た技術的課題を解決するため、前記配線の周囲の少なく
とも一部に透磁率の高い材料を配置したことを特徴とし
ている。
ンス成分を作り出す配線が絶縁体中に埋設された、モノ
リシックインダクタに向けられるものであって、上述し
た技術的課題を解決するため、前記配線の周囲の少なく
とも一部に透磁率の高い材料を配置したことを特徴とし
ている。
【００１０】
【作用】この発明において、透磁率の高い材料は、磁界
に対するシールド作用を果たし、磁界が外部に漏れるこ
とを抑制する。
に対するシールド作用を果たし、磁界が外部に漏れるこ
とを抑制する。
【００１１】
【発明の効果】したがって、この発明によれば、モノリ
シックインダクタから発生される磁界が外部に大きく漏
れることを防止できるので、他の高周波回路素子との不
要な結合を防ぐことができる。そのため、寄生発振やロ
スの増大など、高周波回路特性に悪影響を与える要因を
低減することができる。また、インダクタの周囲に空領
域が形成された従来の構造に比べて、この発明によるモ
ノリシックインダクタによれば、全体の面積を３０〜６
０％程度小さくすることができる。
シックインダクタから発生される磁界が外部に大きく漏
れることを防止できるので、他の高周波回路素子との不
要な結合を防ぐことができる。そのため、寄生発振やロ
スの増大など、高周波回路特性に悪影響を与える要因を
低減することができる。また、インダクタの周囲に空領
域が形成された従来の構造に比べて、この発明によるモ
ノリシックインダクタによれば、全体の面積を３０〜６
０％程度小さくすることができる。
【００１２】また、透磁率の高い材料の配置により、イ
ンダクタンスの増大も期待することができる。
ンダクタンスの増大も期待することができる。
【００１３】
【実施例】図１、図２および図３は、それぞれ、この発
明の第１、第２および第３の実施例を示す断面図である
。
明の第１、第２および第３の実施例を示す断面図である
。
【００１４】これらの図面にそれぞれ示したモノリシッ
クインダクタ１１ａ，１１ｂ，１１ｃは、共通して、半
導体基板１２を備え、その上に層間絶縁膜１３が形成さ
れ、この層間絶縁膜１３上に、従来の配線４と同様、ス
パイラル状の配線１４が形成され、この配線１４は、絶
縁材料からなる保護膜１５によって覆われている。配線
１４は、通常、その幅が５〜２０μｍであり、２０×２
０μｍ２ 〜２００×２００μｍ２ の面積を占めてい
る。 このとき、インダクタンスは、ほぼ０．１〜１ｎＨであ
る。
クインダクタ１１ａ，１１ｂ，１１ｃは、共通して、半
導体基板１２を備え、その上に層間絶縁膜１３が形成さ
れ、この層間絶縁膜１３上に、従来の配線４と同様、ス
パイラル状の配線１４が形成され、この配線１４は、絶
縁材料からなる保護膜１５によって覆われている。配線
１４は、通常、その幅が５〜２０μｍであり、２０×２
０μｍ２ 〜２００×２００μｍ２ の面積を占めてい
る。 このとき、インダクタンスは、ほぼ０．１〜１ｎＨであ
る。
【００１５】図１に示したモノリシックインダクタ１１
ａでは、配線１４の上下に、保護膜１５および層間絶縁
膜１３をそれぞれ挟んで、透磁率の高い材料からなる磁
気シールド膜１６および１７が形成されている。このよ
うな磁気シールド膜１６および１７は、各々の材料がた
とえばＦｅ系またはＮｉ系であるならば、スパッタまた
は蒸着によって形成されることができる。
ａでは、配線１４の上下に、保護膜１５および層間絶縁
膜１３をそれぞれ挟んで、透磁率の高い材料からなる磁
気シールド膜１６および１７が形成されている。このよ
うな磁気シールド膜１６および１７は、各々の材料がた
とえばＦｅ系またはＮｉ系であるならば、スパッタまた
は蒸着によって形成されることができる。
【００１６】図２に示したモノリシックインダクタ１１
ｂでは、スパイラル状に延びる配線１４の周囲および中
心部に、層間絶縁膜１３を挟んで、磁気シールド膜１８
および１９が形成されている。これら磁気シールド膜１
８および１９も、前述した磁気シールド膜１６および１
７と同様の方法にて形成することができる。
ｂでは、スパイラル状に延びる配線１４の周囲および中
心部に、層間絶縁膜１３を挟んで、磁気シールド膜１８
および１９が形成されている。これら磁気シールド膜１
８および１９も、前述した磁気シールド膜１６および１
７と同様の方法にて形成することができる。
【００１７】このモノリシックインダクタ１１ｂは、図
１に示したモノリシックインダクタ１１ａに比べると、
磁気シールド効果がやや劣るが、図１に示した磁気シー
ルド膜１６および１７の場合のように、これらの間で寄
生容量が発生することがほとんどなく、それによって生
じるインダクタの特性劣化を防ぐことができる。
１に示したモノリシックインダクタ１１ａに比べると、
磁気シールド効果がやや劣るが、図１に示した磁気シー
ルド膜１６および１７の場合のように、これらの間で寄
生容量が発生することがほとんどなく、それによって生
じるインダクタの特性劣化を防ぐことができる。
【００１８】図３に示したモノリシックインダクタ１１
ｃでは、スパイラル状に延びる配線１４の周囲および中
心部に、保護膜１５を挟んで、磁気シールド膜２０およ
び２１が形成されている。なお、このモノリシックイン
ダクタ１１ｃにおいても、上述したモノリシックインダ
クタ１１ｂと同様のことがいえる。
ｃでは、スパイラル状に延びる配線１４の周囲および中
心部に、保護膜１５を挟んで、磁気シールド膜２０およ
び２１が形成されている。なお、このモノリシックイン
ダクタ１１ｃにおいても、上述したモノリシックインダ
クタ１１ｂと同様のことがいえる。
【００１９】さらに磁気シールド効果を高めるために、
図２に示したモノリシックインダクタ１１ｂにおいて採
用される磁気シールド膜１８および１９と図３に示した
モノリシックインダクタ１１ｃにおいて採用される磁気
シールド膜２０および２１とを組合わせてもよい。
図２に示したモノリシックインダクタ１１ｂにおいて採
用される磁気シールド膜１８および１９と図３に示した
モノリシックインダクタ１１ｃにおいて採用される磁気
シールド膜２０および２１とを組合わせてもよい。
【図１】この発明の第１の実施例によるモノリシックイ
ンダクタ１１ａを示す断面図である。
ンダクタ１１ａを示す断面図である。
【図２】この発明の第２の実施例によるモノリシックイ
ンダクタ１１ｂを示す断面図である。
ンダクタ１１ｂを示す断面図である。
【図３】この発明の第３の実施例によるモノリシックイ
ンダクタ１１ｃを示す断面図である。
ンダクタ１１ｃを示す断面図である。
【図４】従来のモノリシックインダクタ１を示す平面図
である。
である。
【図５】図４に示したモノリシックインダクタ１の線Ｖ
−Ｖに沿う断面図である。
−Ｖに沿う断面図である。
１１ａ，１１ｂ，１１ｃ モノリシックインダクタ１
３ 層間絶縁膜 １４ 配線 １５ 保護膜
３ 層間絶縁膜 １４ 配線 １５ 保護膜
Claims (1)
- 【請求項１】 インダクタンス成分を作り出す配線が
絶縁体中に埋設された、モノリシックインダクタにおい
て、前記配線の周囲の少なくとも一部に透磁率の高い材
料を配置したことを特徴とする、モノリシックインダク
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4209191A JPH04280407A (ja) | 1991-03-08 | 1991-03-08 | モノリシックインダクタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4209191A JPH04280407A (ja) | 1991-03-08 | 1991-03-08 | モノリシックインダクタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04280407A true JPH04280407A (ja) | 1992-10-06 |
Family
ID=12626345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4209191A Withdrawn JPH04280407A (ja) | 1991-03-08 | 1991-03-08 | モノリシックインダクタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04280407A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6946945B2 (en) | 2001-10-03 | 2005-09-20 | Matsushita Electric Industrial Co., Ltd. | Electronic component and method of manufacturing the same |
| JP2007129061A (ja) * | 2005-11-04 | 2007-05-24 | Taiyo Yuden Co Ltd | 高周波電子部品 |
| US7410894B2 (en) | 2005-07-27 | 2008-08-12 | International Business Machines Corporation | Post last wiring level inductor using patterned plate process |
| US9153547B2 (en) | 2004-10-27 | 2015-10-06 | Intel Corporation | Integrated inductor structure and method of fabrication |
-
1991
- 1991-03-08 JP JP4209191A patent/JPH04280407A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6946945B2 (en) | 2001-10-03 | 2005-09-20 | Matsushita Electric Industrial Co., Ltd. | Electronic component and method of manufacturing the same |
| US9153547B2 (en) | 2004-10-27 | 2015-10-06 | Intel Corporation | Integrated inductor structure and method of fabrication |
| US7410894B2 (en) | 2005-07-27 | 2008-08-12 | International Business Machines Corporation | Post last wiring level inductor using patterned plate process |
| US7573117B2 (en) | 2005-07-27 | 2009-08-11 | International Business Machines Corporation | Post last wiring level inductor using patterned plate process |
| US7732295B2 (en) | 2005-07-27 | 2010-06-08 | International Business Machines Corporation | Post last wiring level inductor using patterned plate process |
| US7732294B2 (en) | 2005-07-27 | 2010-06-08 | International Business Machines Corporation | Post last wiring level inductor using patterned plate process |
| US7741698B2 (en) | 2005-07-27 | 2010-06-22 | International Business Machines Corporation | Post last wiring level inductor using patterned plate process |
| US7763954B2 (en) | 2005-07-27 | 2010-07-27 | International Business Machines Corporation | Post last wiring level inductor using patterned plate process |
| JP2007129061A (ja) * | 2005-11-04 | 2007-05-24 | Taiyo Yuden Co Ltd | 高周波電子部品 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |