JPH04280513A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は論理回路に関し、特に化
合物半導体集積回路中で用いる論理回路に関する。

【０００２】

【従来の技術】ＧａＡｓをはじめとする化合物半導体は
、現在最も用いられているシリコンと比較して移動度が
大きく、高抵抗の基板が比較的簡単に得られることから
、高速で低消費電力の集積回路の材料として期待されて
きた。特に低消費電力という観点からは、図５に示すよ
うなＤＣＦＬ（Ｄｉｒｅｃｔ−ｃｏｕｐｌｅｄ　　ＦＥ
Ｔｌｏｇｉｃ）論理回路を用いることが有望である。図
５には、ＤＣＦＬ論理回路の例として２入力のＮＯＲ回
路の回路図を示してある。この回路は、２個のエンハン
スメント形ＦＥＴ（以下Ｅ−ＦＥＴと記す）１１，１２
とデプレッション形ＦＥＴ（以下Ｄ−ＦＥＴと記す）２
１で構成される。図中、３，４は入力を、５，８は出力
を、６は電源（ＶＤＤ）を示している。

【０００３】この回路は、構成が簡単で素子数が少なく
、低消費電力、負荷が小さいときには高速であるという
特徴がある。しかし、ＤＣＦＬ論理回路は負荷の駆動能
力が小さいために、負荷が大きくなると遅延時間が大き
くなるという欠点がある。そこで、ＤＣＦＬ論理回路で
構成した集積回路中において、長い配線や、大きなファ
ンアウトといった、大きな負荷を駆動する必要がある場
合には図６に回路図を示したプッシュプル形のバッファ
を備えた論理回路が用いられる。この回路は、ＳＢＦＬ
（Ｓｕｐｅｒ−ｂｕｆｆｅｒｅｄ　　ＦＥＴ　　ｌｏｇ
ｉｃ）回路とも呼ばれている。

【０００４】以下では、図６を参照しながらＳＢＦＬ回
路の動作について説明する。図６にはプッシュプルバッ
ファを備えた論理回路の一例として２入力ＮＯＲを示し
てある。この回路は、図５の２入力ＮＯＲ１に、３個の
Ｅ−ＦＥＴ１３，１４，１５から構成されるプッシュプ
ルバッファ２を付加した回路である。この回路では、入
力３，４の少なくとも一方が“Ｈ”ならば、ＤＣＦＬ−
２入力ＮＯＲ１の出力は“Ｌ”であるので、この出力が
ゲートに接続されたＦＥＴ１５は“ｏｆｆ”であり、並
列に接続されたＦＥＴ１３，１４のゲートは入力端子に
接続されているので少なくともいずれか一方は“ｏｎ”
となり出力端子には“Ｌ”が出力される。逆に入力３，
４が共に“Ｌ”の時は、ＤＣＦＬ−２入力ＮＯＲ１の出
力は“Ｈ”であるので、ＦＥＴ１５は“ｏｎ”，ＦＥＴ
１３，１４は“ｏｆｆ”となって“Ｌ”が出力される。 この回路ではＦＥＴ１５が“ｏｎ”の時は必ずＦＥＴ１
３，１４は“ｏｆｆ”、ＦＥＴ１３，１４の少なくとも
一方が“ｏｎ”の時はＦＥＴ１５が“ｏｆｆ”になるよ
うに動作するためにバッファ部には貫通電流は流れず、
消費電力を増大せずに負荷駆動能力を改善できる。

【０００５】

【発明が解決しようとする課題】しかしながら、前記の
プッシュプルバッファを備えた論理回路には以下に述べ
るような問題点があった。この問題点について図６を参
照しながら説明をする。入力３からこの論理回路を見る
と、２個のＦＥＴ１１，１４のゲートが接続されている
。このことは、論理回路の前段に接続された論理回路か
らは、負荷のファンアウトが増加して見えることを意味
する。通常は負荷駆動能力を増加させるとの観点から、
ＦＥＴ１３，１４のゲート幅をＦＥＴ１１，１２のゲー
ト幅と同じかあるいはそれ以上に設定するので、前段か
らみたファンアウトはＤＣＦＬ回路を使用した場合の２
倍以上になる。このファンアウトの増加は、前段の論理
回路の遅延時間の増加を招くことになる。

【０００６】本発明の目的は、高い負荷駆動能力を維持
し、上記の前段からみたファンアウトの増加を抑えるこ
とが可能な論理回路を提供することにある。

【０００７】

【課題を解決するための手段】第１の発明の論理回路は
、エンハンスメント形の第１のＦＥＴのソースと、エン
ハンスメント形の第２のＦＥＴのドレインを接続して出
力端子とし、第１のＦＥＴのドレインを第１の電源に接
続し、第２のＦＥＴのソースを第１の電源より電圧の低
い第２の電源に接続した出力バッファ部と、ＤＣＦＬ回
路で構成された論理部と、抵抗とから構成され、論理部
の高電圧側電源端子が第３の電源に接続され、論理部の
低電圧側電源端子が抵抗を介して第３の電源より電圧の
低い第４の電源に接続され、出力バッファ部の第１のＦ
ＥＴのゲートが論理部の出力端子に、出力バッファ部の
第２のＦＥＴのゲートが論理部の低電圧側電源端子と抵
抗の接続点に接続されていることを特徴としている。

【０００８】第２の発明の論理回路は、エンハンスメン
ト形の第１のＦＥＴのソースと、エンハンスメント形の
第２のＦＥＴのドレインを接続して出力端子とし、第１
のＦＥＴのドレインを第１の電源に接続し、第２のＦＥ
Ｔのソースを第１の電源より電圧の低い第２の電源に接
続した出力バッファ部と、ＤＣＦＬ回路で構成された論
理部と、デプレッション形の第３のＦＥＴとから構成さ
れ、論理部の高電圧側電源端子が第３の電源に接続され
、論理部の低電圧側電源端子が第３のＦＥＴのドレイン
に、第３のＦＥＴのゲート及びソースが第３の電源より
電圧の低い第４の電源に接続され、出力バッファ部の第
１のＦＥＴのゲート論理部の出力端子に、出力バッファ
部の第２のＦＥＴのゲートが論理部の低電圧側電源端子
と第３のＦＥＴの接続点に接続されていることを特徴と
している。

【０００９】第３の発明の論理回路は、エンハンスメン
ト形の第１のＦＥＴのソースと、エンハンスメント形の
第２のＦＥＴのドレインを接続して出力端子とし、第１
のＦＥＴのドレインを第１の電源に接続し、第２のＦＥ
Ｔのソースを第１の電源より電圧の低い第２の電源に接
続した出力バッファ部と、ＤＣＦＬ回路で構成された論
理部と、エンハンスメント形の第３のＦＥＴとから構成
され、論理部の高電圧側電源端子が第３の電源に接続さ
れ、論理部の低電圧側電源端子が第３のＦＥＴのゲート
及びドレインに、第３のＦＥＴのソースが第３の電源よ
り電圧の低い第４の電源に接続され、出力バッファ部の
第１のＦＥＴのゲートが論理部の出力端子に、出力バッ
ファ部の第２のＦＥＴのゲートが論理部の低電圧側電源
端子と第３のＦＥＴの接続点に接続されていることを特
徴としている。

【００１０】第４の発明の論理回路は、エンハンスメン
ト形の第１のＦＥＴのソースと、エンハンスメント形の
第２のＦＥＴのドレインを接続して出力端子とし、第１
のＦＥＴのドレインを第１の電源に接続し、第２のＦＥ
Ｔのソースを第１の電源より電圧の低い第２の電源に接
続した出力バッファ部と、ＤＣＦＬ回路で構成された論
理部と、エンハンスメント形の第３のＦＥＴとから構成
され、論理部の高電圧側電源端子が第３の電源に接続さ
れ、論理部の低電圧側電源端子が第３のＦＥＴのドレイ
ンに接続され、第３のＦＥＴのゲートが論理部の出力端
子に、ソースが第３の電源より電圧の低い第４の電源に
接続され、出力バッファ部の第１のＦＥＴのゲートが論
理部の出力端子に、出力バッファ部の第２のＦＥＴのゲ
ートが論理部の低電圧側電源端子と第３のＦＥＴの接続
点に接続されていることを特徴としている。

【００１１】

【実施例】（第１の実施例）第１の発明の論理回路につ
いて、実施例とその動作を説明する。図１は第１の発明
の論理回路に関する実施例として２入力ＮＯＲを示す図
である。本実施例では、２個のＥ−ＦＥＴ１１，１２と
１個のＤ−ＦＥＴ２１で構成したＤＣＦＬ−２入力ＮＯ
Ｒ１のＥ−ＦＥＴ１１，１２のソースと電源（ＶＳＳ）
８との間に抵抗３１を接続し、ＤＣＦＬ−２入力ＮＯＲ
１の出力にＥ−ＦＥＴ１３のゲートを、ＤＣＦＬ−２入
力ＮＯＲ１中のＥ−ＦＥＴ１１，１２のソースと抵抗３
１の接続点にＥ−ＦＥＴ１４のゲートを接続し、Ｄ−Ｆ
ＥＴ２１のドレインに電源（ＶＤＤ）６を、Ｅ−ＦＥＴ
１３のドレインに電源（ＶＤＤ２）７を、Ｅ−ＦＥＴ１
４のソースに電源（ＶＳＳ２）９を接続し、Ｅ−ＦＥＴ
１３のソースとＥ−ＦＥＴ１４のドレインの接続点から
出力信号を取り出す回路である。なお、ＶＳＳ＜ＶＤＤ
，ＶＳＳ２＜ＶＤＤ２であるように電源電圧を印加する
。

【００１２】次に、この回路の動作を説明する。ＤＣＦ
Ｌ−２入力ＮＯＲ１は通常の動作を行い、入力３，４が
共に“Ｌ”の時のみ“Ｈ”を出力し、他の場合には“Ｌ
”を出力する。まず、ＤＣＦＬ−２入力ＮＯＲが“Ｈ”
を出力する場合について説明する。このときは入力３，
４が共に“Ｌ”であり、ＤＣＦＬ−２入力ＮＯＲ１内の
Ｅ−ＦＥＴ１１，１２は共に“ｏｆｆ”となって、抵抗
３１には電流が流れない。そのためＥ−ＦＥＴ１４のゲ
ート・ソース間電圧はＶＳＳ−ＶＳＳ２であり、この値
がＥ−ＦＥＴ１４のしきい値電圧より小さければＥ−Ｆ
ＥＴ１４は“ｏｆｆ”である。一方、Ｅ−ＦＥＴ１３の
ゲートには“Ｈ”の電圧ＶＤＤが印加されてＥ−ＦＥＴ
１３は“ｏｎ”となって出力５にはＶＤＤ２よりＥ−Ｆ
ＥＴ１３のしきい値電圧だけ低い電圧が出力される。

【００１３】つぎにＤＣＦＬ−２入力ＮＯＲが“Ｌ”を
出力する場合には、ＤＣＦＬ−２入力ＮＯＲ内のＥ−Ｆ
ＥＴ１１，１２の内、少なくとも一方は“ｏｎ”である
ので、抵抗３１にはＤ−ＦＥＴ２１の飽和電流と等しい
電流が流れる。この電流によって抵抗３１の両端に電圧
Ｖｒが生じ、Ｅ−ＦＥＴ１４のゲート・ソース間電圧は
ＶＳＳ−ＶＳＳ２＋Ｖｒとなる。これがＥ−ＦＥＴ１４
のしきい値電圧より大きければＥ−ＦＥＴ１４は“ｏｎ
”となる。またＤＣＦＬ−２入力ＮＯＲの出力電圧は、
通常のＤＣＦＬの“Ｌ”の出力電圧ＶＬよりＶｒだけ高
くなってＶＬ＋Ｖｒとなる。この値とバッファ部の出力
電圧Ｖｏの差がＥ−ＦＥＴ１３のしきい値電圧より小さ
ければＥ−ＦＥＴ１３は“ｏｆｆ”となり、出力５には
“Ｌ”が出力され、このときの出力電圧ＶｏはＶＳＳ２
となる。なおＥ−ＦＥＴ１３，１４が交互に“ｏｎ”，
“ｏｆｆ”してプッシュプル動作するためには、Ｅ−Ｆ
ＥＴ１３，１４のしきい値電圧をそれぞれＶｔ（１３）
，Ｖｔ（１４）としたとき、 　　ＶＬ＋Ｖｒ＋ＶＳＳ２＜Ｖｔ（１３）　　　　　　
　　　　　　　　　　　　　　　　　　　　　　（１）
　　ＶＳＳ−ＶＳＳ２＜Ｖｔ（１４）＜ＶＳＳ−ＶＳＳ
２＋Ｖｒ　　　　　　　　（２）を満足することが必要
である。なお、抵抗３１の抵抗値をＲ、Ｄ−ＦＥＴ２１
の飽和電流をＩｄｓｓとしたとき、 　　Ｖｒ＝Ｒ・Ｉｄｓｓ　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　（３）である。

【００１４】本実施例においては、回路の前段に接続さ
れるＦＥＴは、Ｅ−ＦＥＴ１１あるいはＥ−ＦＥＴ１２
の一方のみであり、一般のＤＣＦＬ回路と同じであり、
ファンアウト数の増大はない。また、負荷は駆動能力に
優れたバッファ回路によって駆動されるので、本発明の
回路は高い負荷駆動能力を有している。

【００１５】なお、Ｅ−ＦＥＴ１３，１４のしきい値電
圧が（１）式および（２）式を満足しなくても、論理回
路としての動作は可能であり、本発明によって得られた
ファンアウト数が通常のＤＣＦＬ回路と等しいという特
徴は保たれる。

【００１６】また、ＶＳＳ２とＶＳＳが等しいとき、Ｖ
ＤＤ２とＶＤＤが等しい場合においても本発明の本質的
な特徴は変わらない。

【００１７】（第２の実施例）第２の発明の論理回路に
ついて、実施例とその動作を説明する。図２は第２の発
明の論理回路に関する実施例として２入力ＮＯＲを示す
図である。本実施例では、２個のＥ−ＦＥＴ１１，１２
とＤ−ＦＥＴ２１で構成したＤＣＦＬ−２入力ＮＯＲ１
のＥ−ＦＥＴ１１，１２のソースにＤ−ＦＥＴ２２のド
レインを、電源（ＶＳＳ）８にＤ−ＦＥＴ２２のゲート
とソースを接続し、ＤＥＦＬ−２入力ＮＯＲ１の出力に
Ｅ−ＦＥＴ１３のゲートを、ＤＣＦＬ−２入力ＮＯＲ１
中のＥ−ＦＥＴ１１，１２のソースとＤ−ＦＥＴ２２の
接続点にＥ−ＦＥＴ１４のゲートを接続し、Ｄ−ＦＥＴ
２１のドレインに電源（ＶＤＤ）６を、Ｅ−ＦＥＴ１３
のドレインに電源（ＶＤＤ２）７を、Ｅ−ＦＥＴ１４の
ソースに電源（ＶＳＳ２）９を接続し、Ｅ−ＦＥＴ１３
のソースとＥ−ＦＥＴ１４のドレインの接続点から出力
信号を取り出す回路である。なお、ＶＳＳ＜ＶＤＤ，Ｖ
ＳＳ２＜ＶＤＤ２であるように電源電圧を印加する。

【００１８】次に、この回路の動作を説明する。ＤＣＦ
Ｌ−２入力ＮＯＲ１は通常の動作を行い、入力３，４が
共に“Ｌ”の時のみ“Ｈ”を出力し、他の場合には“Ｌ
”を出力する。まず、ＤＣＦＬ−２入力ＮＯＲが“Ｈ”
を出力する場合について説明する。このときは入力３，
４が共に“Ｌ”であり、ＤＣＦＬ−２入力ＮＯＲ１内の
Ｅ−ＦＥＴ１１，１２は共に“ｏｆｆ”となって、Ｄ−
ＦＥＴ２２のドレイン・ソース間には電流が流れない。 そのためＥ−ＦＥＴ１４のゲート・ソース間電圧はＶＳ
Ｓ−ＶＳＳ２であり、この値がＥ−ＦＥＴ１４のしきい
値電圧より小さければＥ−ＦＥＴ１４は“ｏｆｆ”であ
る。一方、Ｅ−ＦＥＴ１３のゲートには“Ｈ”の電圧Ｖ
ＤＤが印加されてＥ−ＦＥＴ１３は“ｏｎ”となって出
力５にはＶＤＤ２よりＥ−ＦＥＴ１３のしきい値電圧だ
け低い電圧が出力される。

【００１９】つぎにＤＣＦＬ−２入力ＮＯＲが“Ｌ”を
出力する場合には、ＤＣＦＬ−２入力ＮＯＲ内のＥ−Ｆ
ＥＴ１１，１２の内、少なくとも一方は“ｏｎ”となっ
てＤ−ＦＥＴ２２のドレイン・ソース間には電圧Ｖｒが
生じ、Ｅ−ＦＥＴ１４のゲート・ソース間電圧はＶＳＳ
−ＶＳＳ２＋Ｖｒとなる。これがＥ−ＦＥＴ１４のしき
い値電圧より大きければＥ−ＦＥＴ１４は“ｏｎ”とな
る。またＤＣＦＬ−２入力ＮＯＲの出力電圧は、通常の
ＤＣＦＬの“Ｌ”の出力電圧ＶＬよりＶｒだけ高くなっ
てＶＬ＋Ｖｒとなる。この値とバッファ部の出力電圧Ｖ
ｏの差がＥ−ＦＥＴ１３のしきい値電圧より小さければ
Ｅ−ＦＥＴ１３は“ｏｆｆ”となり、出力５には“Ｌ”
が出力され、このときの出力電圧ＶｏはＶＳＳ２となる
。なおＥ−ＦＥＴ１３，１４が交互に“ｏｎ”，“ｏｆ
ｆ”してプッシュプル動作するためには、Ｅ−ＦＥＴ１
３，１４のしきい値電圧をそれぞれＶｔ（１３），Ｖｔ
（１４）としたとき、 　　ＶＬ＋Ｖｒ＋ＶＳＳ２＜Ｖｔ（１３）　　　　　　
　　　　　　　　　　　　　　　　　　　　　　（４）
　　ＶＳＳ−ＶＳＳ２＜Ｖｔ（１４）＜ＶＳＳ−ＶＳＳ
２＋Ｖｒ　　　　　　　　（５）を満足することが必要
である。

【００２０】本実施例においては、回路の前段に接続さ
れるＦＥＴは、Ｅ−ＦＥＴ１１あるいはＥ−ＦＥＴ１２
の一方のみであり、一般のＤＣＦＬ回路と同じであり、
ファンアウト数の増大はない。また、負荷は駆動能力に
優れたバッファ回路によって駆動されるので、本発明の
回路は高い負荷駆動能力を有している。

【００２１】なお、Ｅ−ＦＥＴ１３，１４のしきい値電
圧が（４）式および（５）式を満足しなくても、論理回
路としての動作は可能であり、本発明によって得られた
ファンアウト数が通常のＤＣＦＬ回路と等しいという特
徴は保たれる。

【００２２】また、ＶＳＳ２とＶＳＳが等しいとき、Ｖ
ＤＤ２とＶＤＤが等しい場合においても本発明の本質的
な特徴は変わらない。

【００２３】さらに、本実施例においては第１の実施例
のように新たに抵抗を作り込む必要がないので、従来の
ＤＣＦＬ回路を用いた集積回路製造工程をそのまま使用
できるという特徴も有する。

【００２４】（第３の実施例）第３の発明の論理回路に
ついて、実施例とその動作を説明する。図３は第３の発
明の論理回路に関する実施例として２入力ＮＯＲを示す
図である。本実施例では、２個のＥ−ＦＥＴ１１，１２
とＤ−ＦＥＴ２１で構成したＤＣＦＬ−２入力ＮＯＲ１
のＥ−ＦＥＴ１１，１２のソースにＥ−ＦＥＴ１５のド
レインとゲートを、電源（ＶＳＳ）８にＥ−ＦＥＴ１５
のソースを接続し、ＤＣＦＬ−２入力ＮＯＲ１の出力に
Ｅ−ＦＥＴ１３のゲートを、ＤＣＦＬ−２入力ＮＯＲ１
中のＥ−ＦＥＴ１１，１２のソースとＤ−ＦＥＴ２２の
接続点にＥ−ＦＥＴ１４のゲートを接続し、Ｄ−ＦＥＴ
２１のドレインに電源（ＶＤＤ）６を、Ｅ−ＦＥＴ１３
のドレインに電源（ＶＤＤ２）７を、Ｅ−ＦＥＴ１４の
ソースに電源（ＶＳＳ２）９を接続し、Ｅ−ＦＥＴ１３
のソースとＥ−ＦＥＴ１４のドレインの接続点から出力
信号を取り出す回路である。なお、ＶＳＳ＜ＶＤＤ，Ｖ
ＳＳ２＜ＶＤＤ２であるように電源電圧を印加する。

【００２５】次に、この回路の動作を説明する。ＤＣＦ
Ｌ−２入力ＮＯＲ１は通常の動作を行い、入力３，４が
共に“Ｌ”の時のみ“Ｈ”を出力し、他の場合には“Ｌ
”を出力する。まず、ＤＣＦＬ−２入力ＮＯＲが“Ｈ”
を出力する場合について説明する。このときは入力３，
４が共に“Ｌ”であり、ＤＣＦＬ−２入力ＮＯＲ１内の
Ｅ−ＦＥＴ１１，１２は共に“ｏｆｆ”となって、Ｅ−
ＦＥＴ１５のドレイン・ソース間には電流が流れない。 そのためＥ−ＦＥＴ１４のゲート・ソース間電圧はＶＳ
Ｓ−ＶＳＳ２であり、この値がＥ−ＦＥＴ１４のしきい
値電圧より小さければＥ−ＦＥＴ１４は“ｏｆｆ”であ
る。一方、Ｅ−ＦＥＴ１３のゲートには“Ｈ”の電圧Ｖ
ＤＤが印加されてＥ−ＦＥＴ１３は“ｏｎ”となって出
力５にはＶＤＤ２よりＥ−ＦＥＴ１３のしきい値電圧だ
け低い電圧が出力される。

【００２６】つぎにＤＣＦＬ−２入力ＮＯＲが“Ｌ”を
出力する場合には、ＤＣＦＬ−２入力ＮＯＲ内のＥ−Ｆ
ＥＴ１１，１２の内、少なくとも一方は“ｏｎ”となっ
てＥ−ＦＥＴ１５のドレイン・ソース間には電圧Ｖｒが
生じ、Ｅ−ＦＥＴ１４のゲート・ソース間電圧はＶＳＳ
−ＶＳＳ２＋Ｖｒとなる。これがＥ−ＦＥＴ１４のしき
い値電圧より大きければＥ−ＦＥＴ１４は“ｏｎ”とな
る。またＤＣＦＬ−２入力ＮＯＲの出力電圧は、通常の
ＤＣＦＬの“Ｌ”の出力電圧ＶＬよりＶｒだけ高くなっ
てＶＬ＋Ｖｒとなる。この値とバッファ部の出力電圧Ｖ
ｏの差がＥ−ＦＥＴ１３のしきい値電圧より小さければ
Ｅ−ＦＥＴ１３は“ｏｆｆ”となり、出力５には“Ｌ”
が出力され、このときの出力電圧ＶｏはＶＳＳ２となる
。なおＥ−ＦＥＴ１３，１４が交互に“ｏｎ”、“ｏｆ
ｆ”してプッシュプル動作するためには、Ｅ−ＦＥＴ１
３，１４のしきい値電圧をそれぞれＶｔ（１３），Ｖｔ
（１４）としたとき、 　　ＶＬ＋Ｖｒ＋ＶＳＳ２＜Ｖｔ（１３）　　　　　　
　　　　　　　　　　　　　　　　　　　　　　（６）
　　ＶＳＳ−ＶＳＳ２＜Ｖｔ（１４）＜ＶＳＳ−ＶＳＳ
２＋Ｖｒ　　　　　　　　（７）を満足することが必要
である。

【００２７】本実施例においては、回路の前段に接続さ
れるＦＥＴは、Ｅ−ＦＥＴ１１あるいはＥ−ＦＥＴ１２
の一方のみであり、一般のＤＣＦＬ回路と同じであり、
ファンアウト数の増大はない。また、負荷は駆動能力に
優れたバッファ回路によって駆動されるので、本発明の
回路は高い負荷駆動能力を有している。

【００２８】なお、Ｅ−ＦＥＴ１３，１４のしきい値電
圧が（６）式および（７）式を満足しなくても、論理回
路としての動作は可能であり、本発明によって得られた
ファンアウト数が通常のＤＣＦＬ回路と等しいという特
徴は保たれる。

【００２９】また、ＶＳＳ２とＶＳＳが等しいとき、Ｖ
ＤＤ２とＶＤＤが等しい場合においても本発明の本質的
な特徴は変わらない。

【００３０】さらに、本実施例においては第１の実施例
のように新たに抵抗を作り込む必要がないので、従来の
ＤＣＦＬ回路を用いた集積回路製造工程をそのまま使用
できるという特徴も有する。

【００３１】（第４の実施例）第４の発明の論理回路に
ついて、実施例とその動作を説明する。図４は第４の発
明の論理回路に関する実施例として２入力ＮＯＲを示す
図である。本実施例では、２個のＥ−ＦＥＴ１１，１２
とＤ−ＦＥＴ２１で構成したＤＣＦＬ−２入力ＮＯＲ１
のＥ−ＦＥＴ１１，１２のソースにＥ−ＦＥＴ１５のド
レインを、電源（ＶＳＳ）８にＥ−ＦＥＴ１５のソース
を接続し、ＤＣＦＬ−２入力ＮＯＲ１の出力にＥ−ＦＥ
Ｔ１３とＥ−ＦＥＴ１５のゲートを、ＤＣＦＬ−２入力
ＮＯＲ１の中のＥ−ＦＥＴ１１，１２のソースとＥ−Ｆ
ＥＴ１５の接続点にＥ−ＦＥＴ１４のゲートを接続し、
Ｄ−ＦＥＴ２１のドレインに電源（ＶＤＤ）６を、Ｅ−
ＦＥＴ１３のドレインに電源（ＶＤＤ２）７を、Ｅ−Ｆ
ＥＴ１４のソースに電源（ＶＳＳ２）９を接続し、Ｅ−
ＦＥＴ１３のソースとＥ−ＦＥＴ１４のドレインの接続
点から出力信号を取り出す回路である。なお、ＶＳＳ＜
ＶＤＤ，ＶＳＳ２＜ＶＤＤ２であるように電源電圧を印
加する。

【００３２】次に、この回路の動作を説明する。ＤＣＦ
Ｌ−２入力ＮＯＲ１は通常の動作を行い、入力３，４が
共に“Ｌ”の時のみ“Ｈ”を出力し、他の場合には“Ｌ
”を出力する。まず、ＤＣＦＬ−２入力ＮＯＲが“Ｈ”
を出力する場合について説明する。このときは入力３，
４が共に“Ｌ”であり、ＤＣＦＬ−２入力ＮＯＲ１内の
Ｅ−ＦＥＴ１１，１２は共に“ｏｆｆ”となって、Ｅ−
ＦＥＴ１５のドレイン・ソース間には電流が流れない。 そのためＥ−ＦＥＴ１４のゲート・ソース間電圧はＶＳ
Ｓ−ＶＳＳ２であり、この値がＥ−ＦＥＴ１４のしきい
値電圧より小さければＥ−ＦＥＴ１４は“ｏｆｆ”であ
る。一方、Ｅ−ＦＥＴ１３のゲートには“Ｈ”の電圧Ｖ
ＤＤが印加されてＥ−ＦＥＴ１３は“ｏｎ”となって出
力５にはＶＤＤ２よりＥ−ＦＥＴ１３のしきい値電圧だ
け低い電圧が出力される。

【００３３】つぎにＤＣＦＬ−２入力ＮＯＲが“Ｌ”を
出力する場合には、ＤＣＦＬ−２入力ＮＯＲ内のＥ−Ｆ
ＥＴ１１，１２の内、少なくとも一方は“ｏｎ”となっ
てＥ−ＦＥＴ１５のドレイン・ソース間には電圧Ｖｒが
生じ、Ｅ−ＦＥＴ１４のゲート・ソース間電圧はＶＳＳ
−ＶＳＳ２＋Ｖｒとなる。これがＥ−ＦＥＴ１４のしき
い値電圧より大きければＥ−ＦＥＴ１４は“ｏｎ”とな
る。またＤＣＦＬ−２入力ＮＯＲの出力電圧は、通常の
ＤＣＦＬの“Ｌ”の出力電圧ＶＬよりＶｒだけ高くなっ
てＶＬ＋Ｖｒとなる。この値とバッファ部の出力電圧Ｖ
ｏの差がＥ−ＦＥＴ１３のしきい値電圧より小さければ
Ｅ−ＦＥＴ１３は“ｏｆｆ”となり、出力５には“Ｌ”
が出力され、このときの出力電圧ＶｏはＶＳＳ２となる
。なおＥ−ＦＥＴ１３，１４が交互に“ｏｎ”，“ｏｆ
ｆ”してプッシュプル動作するためには、Ｅ−ＦＥＴ１
３，１４のしきい値電圧をそれぞれＶｔ（１３），Ｖｔ
（１４）としたとき、 　　ＶＬ＋Ｖｒ＋ＶＳＳ２＜Ｖｔ（１３）　　　　　　
　　　　　　　　　　　　　　　　　　　　　　（８）
　　ＶＳＳ−ＶＳＳ２＜Ｖｔ（１４）＜ＶＳＳ−ＶＳＳ
２＋Ｖｒ　　　　　　　　（９）であることが必要であ
る。

【００３４】本実施例においては、回路の前段に接続さ
れるＦＥＴは、Ｅ−ＦＥＴ１１あるいはＥ−ＦＥＴ１２
の一方のみであり、一般のＤＣＦＬ回路と同じであり、
ファンアウト数の増大はない。また、負荷は駆動能力に
優れたバッファ回路によって駆動されるので、本発明の
回路は高い負荷駆動能力を有している。

【００３５】なお、Ｅ−ＦＥＴ１３，１４のしきい値電
圧が（８）式および（９）式を満足しなくても、論理回
路としての動作は可能であり、本発明によって得られた
ファンアウト数が通常のＤＣＦＬ回路と等しいという特
徴は保たれる。

【００３６】また、ＶＳＳ２とＶＳＳが等しいとき、Ｖ
ＤＤ２とＶＤＤが等しい場合においても本発明の本質的
な特徴は変わらない。

【００３７】さらに、本実施例においては第１の実施例
のように新たに抵抗を作り込む必要がないので、従来の
ＤＣＦＬ回路を用いた集積回路製造工程をそのまま使用
できるという特徴も有する。

【００３８】

【発明の効果】本発明により前段からみたファンアウト
数を増大することなしに、負荷駆動能力を強化すること
が可能となった。

【図面の簡単な説明】

【図１】本発明の第１の実施例の２入力ＮＯＲの回路図
である。

【図２】本発明の第２の実施例の２入力ＮＯＲの回路図
である。

【図３】本発明の第３の実施例の２入力ＮＯＲの回路図
である。

【図４】本発明の第４の実施例の２入力ＮＯＲの回路図
である。

【図５】ＤＣＦＬ構成２入力ＮＯＲを示す回路図である
。

【図６】従来のプッシュプルバッファを備えた２入力Ｎ
ＯＲを示す回路図である。

【符号の説明】

１　　ＤＣＦＬ構成２入力ＮＯＲ ２　　プッシュプルバッファ ３，４　　入力 ５　　出力 ６　　電源（ＶＤＤ） ７　　電源（ＶＤＤ２） ８　　電源（ＶＳＳ） ９　　電源（ＶＳＳ２） １１，１２，１３，１４，１５　　エンハンスメント形
ＦＥＴ（Ｅ−ＦＥＴ） ２１，２２，２３　　デプレッション形ＦＥＴ（Ｄ−Ｆ
ＥＴ） ３１　　抵抗

Claims (4)

【特許請求の範囲】
1. 【請求項１】エンハンスメント形の第１のＦＥＴのソー
   スと、エンハンスメント形の第２のＦＥＴのドレインを
   接続して出力端子とし、第１のＦＥＴのドレインを第１
   の電源に接続し、第２のＦＥＴのソースを第１の電源よ
   り電圧の低い第２の電源に接続した出力バッファ部と、
   ＤＣＦＬ回路で構成された論理部と、抵抗とから構成さ
   れ、論理部の高電圧側電源端子が第３の電源に接続され
   、論理部の低電圧側電源端子が抵抗を介して第３の電源
   より電圧の低い第４の電源に接続され、出力バッファ部
   の第１のＦＥＴのゲートが論理部の出力端子に、出力バ
   ッファ部の第２のＦＥＴのゲートが論理部の低電圧側電
   源端子と抵抗の接続点に接続されていることを特徴とす
   る論理回路。
2. 【請求項２】エンハンスメント形の第１のＦＥＴのソー
   スと、エンハンスメント形の第２のＦＥＴのドレインを
   接続して出力端子とし、第１のＦＥＴのドレインを第１
   の電源に接続し、第２のＦＥＴのソースを第１の電源よ
   り電圧の低い第２の電源に接続した出力バッファ部と、
   ＤＣＦＬ回路で構成された論理部と、デプレッション形
   の第３のＦＥＴとから構成され、論理部の高電圧側電源
   端子が第３の電源に接続され、論理部の低電圧側電源端
   子が第３のＦＥＴのドレインに、第３のＦＥＴのゲート
   及びソースが第３の電源より電圧の低い第４の電源に接
   続され、出力バッファ部の第１のＦＥＴのゲート論理部
   の出力端子に、出力バッファ部の第２のＦＥＴのゲート
   が論理部の低電圧側電源端子と第３のＦＥＴの接続点に
   接続されていることを特徴とする論理回路。
3. 【請求項３】エンハンスメント形の第１のＦＥＴのソー
   スと、エンハンスメント形の第２のＦＥＴのドレインを
   接続して出力端子とし、第１のＦＥＴのドレインを第１
   の電源に接続し、第２のＦＥＴのソースを第１の電源よ
   り電圧の低い第２の電源に接続した出力バッファ部と、
   ＤＣＦＬ回路で構成された論理部と、エンハンスメント
   形の第３のＦＥＴとから構成され、論理部の高電圧側電
   源端子が第３の電源に接続され、論理部の低電圧側電源
   端子が第３のＦＥＴのゲート及びドレインに、第３のＦ
   ＥＴのソースが第３の電源より電圧の低い第４の電源に
   接続され、出力バッファ部の第１のＦＥＴのゲートが論
   理部の出力端子に、出力バッファ部の第２のＦＥＴのゲ
   ートが論理部の低電圧側電源端子と第３のＦＥＴの接続
   点に接続されていることを特徴とする論理回路。
4. 【請求項４】エンハンスメント形の第１のＦＥＴのソー
   スと、エンハンスメント形の第２のＦＥＴのドレインを
   接続して出力端子とし、第１のＦＥＴのドレインを第１
   の電源に接続し、第２のＦＥＴのソースを第１の電源よ
   り電圧の低い第２の電源に接続した出力バッファ部と、
   ＤＣＦＬ回路で構成された論理部と、エンハンスメント
   形の第３のＦＥＴとから構成され、論理部の高電圧側電
   源端子が第３の電源に接続され、論理部の低電圧側電源
   端子が第３のＦＥＴのドレインに接続され、第３のＦＥ
   Ｔのゲートが論理部の出力端子に、ソースが第３の電源
   より電圧の低い第４の電源に接続され、出力バッファ部
   の第１のＦＥＴのゲートが論理部の出力端子に、出力バ
   ッファ部の第２のＦＥＴのゲートが論理部の低電圧側電
   源端子と第３のＦＥＴの接続点に接続されていることを
   特徴とする論理回路。