JPH04280525A - ビット照合回路 - Google Patents
ビット照合回路Info
- Publication number
- JPH04280525A JPH04280525A JP4313291A JP4313291A JPH04280525A JP H04280525 A JPH04280525 A JP H04280525A JP 4313291 A JP4313291 A JP 4313291A JP 4313291 A JP4313291 A JP 4313291A JP H04280525 A JPH04280525 A JP H04280525A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- bit
- bits
- pulse
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はビット照合回路に関し、
特にスタッフ同期方式のディジタル信号処理を行なう回
路のエラー検出を行なうためのビット照合回路に関する
。
特にスタッフ同期方式のディジタル信号処理を行なう回
路のエラー検出を行なうためのビット照合回路に関する
。
【０００２】
【従来の技術】従来のこの種のビット照合回路は、入力
信号と出力信号とを１ビットずつ照合して、もし一致な
ければ入力信号を１ビットずらして再度照合するという
動作を繰返す。
信号と出力信号とを１ビットずつ照合して、もし一致な
ければ入力信号を１ビットずらして再度照合するという
動作を繰返す。
【０００３】図３は、このような動作をする従来のビッ
ト照合回路のブロック図である。
ト照合回路のブロック図である。
【０００４】同図において、入力信号はスタッフ同期回
路１により入力クロックと非同期の出力クロックに同期
化され、出力信号となる。このスタッフ同期回路１中で
発生するビットエラーを検出するため、入力信号と出力
信号とのビット照合回路を下記のように行なっている。
路１により入力クロックと非同期の出力クロックに同期
化され、出力信号となる。このスタッフ同期回路１中で
発生するビットエラーを検出するため、入力信号と出力
信号とのビット照合回路を下記のように行なっている。
【０００５】まず、スタッフ同期回路１の出力信号は、
入力信号と１ビットごとに比較するために、デスタッフ
回路５にて、入力クロックに同期させる。また入力信号
は、出力信号と比較するために、スタッフ同期回路１お
よびデスタッフ回路５での遅延時間を補償するための遅
延回路２、メモリ回路３を通して、ビット比較回路４に
送られる。ビット比較回路４は、これとデスタッフ回路
５の送出信号とを１ビットごとに比較して、エラーチェ
ックを行なう。エラーカウンタ６は、ビット比較回路４
がエラー検出時に発するパルスをカウントして、ビット
エラーデータを発生する。例えば、１０−３以上のビッ
トエラー率が検出されると、同期はずれ状態、すなわち
入力信号と出力信号との位相がずれた状態であると判断
して、同期保護回路１１へ同期はずれを示す信号を送り
、１ビット歯抜けクロック作成回路１０で歯抜けクロッ
クを作り、メモリ回路３の読み出しクロックとして与え
て、ビット比較回路４への入力信号を１ビット後方にシ
フトさせる。このようにして、同期状態となるまで、入
力信号を１ビットづつずらしながら、ビット比較が行な
われる。
入力信号と１ビットごとに比較するために、デスタッフ
回路５にて、入力クロックに同期させる。また入力信号
は、出力信号と比較するために、スタッフ同期回路１お
よびデスタッフ回路５での遅延時間を補償するための遅
延回路２、メモリ回路３を通して、ビット比較回路４に
送られる。ビット比較回路４は、これとデスタッフ回路
５の送出信号とを１ビットごとに比較して、エラーチェ
ックを行なう。エラーカウンタ６は、ビット比較回路４
がエラー検出時に発するパルスをカウントして、ビット
エラーデータを発生する。例えば、１０−３以上のビッ
トエラー率が検出されると、同期はずれ状態、すなわち
入力信号と出力信号との位相がずれた状態であると判断
して、同期保護回路１１へ同期はずれを示す信号を送り
、１ビット歯抜けクロック作成回路１０で歯抜けクロッ
クを作り、メモリ回路３の読み出しクロックとして与え
て、ビット比較回路４への入力信号を１ビット後方にシ
フトさせる。このようにして、同期状態となるまで、入
力信号を１ビットづつずらしながら、ビット比較が行な
われる。
【０００６】
【発明が解決しようとする課題】上述した従来のビット
照合回路では、所定のビットエラー率を超えた時、入力
信号と出力信号との位相を合わせるのに１ビットずらし
てそのたびにビットエラー率を監視するので、同期復帰
時間がかかり過ぎるという欠点がある。
照合回路では、所定のビットエラー率を超えた時、入力
信号と出力信号との位相を合わせるのに１ビットずらし
てそのたびにビットエラー率を監視するので、同期復帰
時間がかかり過ぎるという欠点がある。
【０００７】
【課題を解決するための手段】本発明のビット照合回路
は、入力信号とこれをスタッフ同期させた出力信号のデ
スタッフ信号とをビット比較して出力信号中のビットエ
ラーによる同期はずれを検出し、同期はずれ検出時には
同期回復するまで前記入力信号をずらして前記ビット比
較するビット照合回路において、前記入力信号中の複数
（ｎ）ビットずつ周期的に保持する情報保持回路と、前
記デスタッフ信号中の前記複数（ｎ）ビットと一致する
部分を検出する情報確認回路とを備えて、該情報確認回
路で検出した前記複数（ｎ）ビットの出現タイミングに
合わせるビット数だけ前記入力信号をずらして前記ビッ
ト比較することを特徴とする。
は、入力信号とこれをスタッフ同期させた出力信号のデ
スタッフ信号とをビット比較して出力信号中のビットエ
ラーによる同期はずれを検出し、同期はずれ検出時には
同期回復するまで前記入力信号をずらして前記ビット比
較するビット照合回路において、前記入力信号中の複数
（ｎ）ビットずつ周期的に保持する情報保持回路と、前
記デスタッフ信号中の前記複数（ｎ）ビットと一致する
部分を検出する情報確認回路とを備えて、該情報確認回
路で検出した前記複数（ｎ）ビットの出現タイミングに
合わせるビット数だけ前記入力信号をずらして前記ビッ
ト比較することを特徴とする。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例のブロック図であ
る。入力信号をスタッフ同期回路１にてスタッフ同期さ
せた出力信号は、入力信号と比較するために、デスタッ
フ回路５にて入力クロックに同期したデスタッフ信号に
戻す。また、入力信号は、出力信号と位相を合わせるた
めに、スタッフ同期回路１およびデスタッフ回路５にお
ける遅延量分を補償するための遅延回路２およびメモリ
回路３に通される。更に、入力信号は、ｎビット情報保
持回路７によりｎビットの情報を保持されて、ｎビット
情報確認回路９へ送られ、そのｎビットのタイミング位
置を示すｎビット情報パルスが遅延回路２へ送られる。
る。入力信号をスタッフ同期回路１にてスタッフ同期さ
せた出力信号は、入力信号と比較するために、デスタッ
フ回路５にて入力クロックに同期したデスタッフ信号に
戻す。また、入力信号は、出力信号と位相を合わせるた
めに、スタッフ同期回路１およびデスタッフ回路５にお
ける遅延量分を補償するための遅延回路２およびメモリ
回路３に通される。更に、入力信号は、ｎビット情報保
持回路７によりｎビットの情報を保持されて、ｎビット
情報確認回路９へ送られ、そのｎビットのタイミング位
置を示すｎビット情報パルスが遅延回路２へ送られる。
【００１０】ｎビット情報確認回路９は、デスタッフ信
号中のｎビット情報を探して、この情報のタイミング位
置を示すｎビット情報パルスＰ３を作って歯抜けクロッ
ク作成回路８へ送る。歯抜けクロック作成回路８では、
ｎビット情報パルスＰ３と、ｎビット情報パルスＰ１を
遅延回路２で遅延させて得たｎビット情報パルスＰ２と
の位相差分だけ歯抜けのクロックを作成し、メモリ回路
３へ読み出しクロックとして与えることにより、入力信
号と出力信号とのｎビット情報の部分の位相を合わせる
。
号中のｎビット情報を探して、この情報のタイミング位
置を示すｎビット情報パルスＰ３を作って歯抜けクロッ
ク作成回路８へ送る。歯抜けクロック作成回路８では、
ｎビット情報パルスＰ３と、ｎビット情報パルスＰ１を
遅延回路２で遅延させて得たｎビット情報パルスＰ２と
の位相差分だけ歯抜けのクロックを作成し、メモリ回路
３へ読み出しクロックとして与えることにより、入力信
号と出力信号とのｎビット情報の部分の位相を合わせる
。
【００１１】ビット比較回路４では、入力信号と出力信
号とのビットの比較を行ない、エラー検出している。ま
た、エラーカウンタ６では、ビット比較回路４がエラー
検出時に送出するパルスをカウントし、ビットエラー回
数を示すビットエラーデータを出力している。
号とのビットの比較を行ない、エラー検出している。ま
た、エラーカウンタ６では、ビット比較回路４がエラー
検出時に送出するパルスをカウントし、ビットエラー回
数を示すビットエラーデータを出力している。
【００１２】図２は、本実施例中のｎビット情報確認回
路９の構成例を示すブロック図である。デスタッフ回路
５の出力信号がシフトレジスタ回路９１で並列ｎビット
に変換され、ｎビット情報保持回路７から与えられるｎ
ビット情報とｎビット比較回路９２で比較されて、両者
がｎビットとも一致した時にパルスが出力される。パル
ス比較回路９３では、ｎビットパルス発生回路９４によ
って作成されたｍビット同期でｎビットの位置を示すｎ
ビットパルスと、ｎビット比較回路９２から与えられる
パルスとのタイミングが一致している時には、同期状態
を示すパルスを同期保護回路９５に送り、パルス抑制回
路９６からｎビット情報パルスＰ３を出力させる。これ
とは逆に、ｎビットパルスとｎビット比較回路９２との
出力パルスとのタイミングが一致しない時には、同期は
ずれ状態とみなされ、同期保護回路９５でも同期はずれ
と判断されて、パルス抑制回路９６からのｎビット情報
パルスＰ３の出力を停止させる。同時にｎビットパルス
発生回路９４にもｎビットパルス及びｎビット情報パル
スの出力を停止させる。
路９の構成例を示すブロック図である。デスタッフ回路
５の出力信号がシフトレジスタ回路９１で並列ｎビット
に変換され、ｎビット情報保持回路７から与えられるｎ
ビット情報とｎビット比較回路９２で比較されて、両者
がｎビットとも一致した時にパルスが出力される。パル
ス比較回路９３では、ｎビットパルス発生回路９４によ
って作成されたｍビット同期でｎビットの位置を示すｎ
ビットパルスと、ｎビット比較回路９２から与えられる
パルスとのタイミングが一致している時には、同期状態
を示すパルスを同期保護回路９５に送り、パルス抑制回
路９６からｎビット情報パルスＰ３を出力させる。これ
とは逆に、ｎビットパルスとｎビット比較回路９２との
出力パルスとのタイミングが一致しない時には、同期は
ずれ状態とみなされ、同期保護回路９５でも同期はずれ
と判断されて、パルス抑制回路９６からのｎビット情報
パルスＰ３の出力を停止させる。同時にｎビットパルス
発生回路９４にもｎビットパルス及びｎビット情報パル
スの出力を停止させる。
【００１３】ｎビット比較回路９２は、同期はずれの時
でも動作し続けて、ｎビットの一致を検出した時、これ
と同タイミングのｎビットパルスｎビット情報パルスＡ
２がｎビットパルス発生回路９４から出力されると、パ
ルス比較回路９３の出力パルスは、同期はずれ状態解除
を示し、これに応じてｎビットパルス発生回路９４でｎ
ビットパルス及びｎビット情報パルスをｎビット比較回
路９２の出力パルスに同期した形で発生させる。すなわ
ち、同期はずれ状態解除時のｎビット位置に一致させて
、ｍビット同期でｎビットパルスを発生し始める。これ
以降、同期保護回路９５で同期はずれ状態が解除される
まで、パルス比較回路９３での比較を続行し、同期保護
回路９５で同期はずれが解除されると初めて、パルス抑
制回路９６での出力抑制が解除され、ｎビット情報パル
スＰ３を出力し始めて、同期状態に移行する。
でも動作し続けて、ｎビットの一致を検出した時、これ
と同タイミングのｎビットパルスｎビット情報パルスＡ
２がｎビットパルス発生回路９４から出力されると、パ
ルス比較回路９３の出力パルスは、同期はずれ状態解除
を示し、これに応じてｎビットパルス発生回路９４でｎ
ビットパルス及びｎビット情報パルスをｎビット比較回
路９２の出力パルスに同期した形で発生させる。すなわ
ち、同期はずれ状態解除時のｎビット位置に一致させて
、ｍビット同期でｎビットパルスを発生し始める。これ
以降、同期保護回路９５で同期はずれ状態が解除される
まで、パルス比較回路９３での比較を続行し、同期保護
回路９５で同期はずれが解除されると初めて、パルス抑
制回路９６での出力抑制が解除され、ｎビット情報パル
スＰ３を出力し始めて、同期状態に移行する。
【００１４】
【発明の効果】以上説明したように本発明は、同期がは
ずれた時に、入力信号中の複数（ｎ）ビットの情報と一
致する出力信号の部分をとらえて同期を回復させること
により、同期復帰時間を従来よりも短くできるという効
果がある。
ずれた時に、入力信号中の複数（ｎ）ビットの情報と一
致する出力信号の部分をとらえて同期を回復させること
により、同期復帰時間を従来よりも短くできるという効
果がある。
【図１】本発明の実施例のブロック図。
【図２】本発明の実施例のブロック図。
【図３】従来回路のブロック図。
１ スタッフ同期回路
２ 遅延回路
３ メモリ回路
４ ビット比較回路
５ デスタッフ回路
６ エラーカウンタ
７ ｎビット情報保持回路
１１，９５ 同期保護回路
８，１０ 歯抜けクロック作成回路９ ｎ
ビット情報確認回路 ９１ シフトレジスタ回路 ９２ ｎビット比較回路 ９３ パルス比較回路 ９４ ｎビットパルス発生回路 ９６ パルス抑制回路
ビット情報確認回路 ９１ シフトレジスタ回路 ９２ ｎビット比較回路 ９３ パルス比較回路 ９４ ｎビットパルス発生回路 ９６ パルス抑制回路
Claims (1)
- 【請求項１】 入力信号とこれをスタッフ同期させた
出力信号のデスタッフ信号とをビット比較して出力信号
中のビットエラーによる同期はずれを検出し、同期はず
れ検出時には同期回復するまで前記入力信号をずらして
前記ビット比較するビット照合回路において、前記入力
信号中の複数（ｎ）ビットずつ周期的に保持する情報保
持回路と、前記デスタッフ信号中の前記複数（ｎ）ビッ
トと一致する部分を検出する情報確認回路とを備えて、
該情報確認回路で検出した前記複数（ｎ）ビットの出現
タイミングに合わせるビット数だけ前記入力信号をずら
して前記ビット比較することを特徴とするビット照合回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4313291A JPH04280525A (ja) | 1991-03-08 | 1991-03-08 | ビット照合回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4313291A JPH04280525A (ja) | 1991-03-08 | 1991-03-08 | ビット照合回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04280525A true JPH04280525A (ja) | 1992-10-06 |
Family
ID=12655322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4313291A Pending JPH04280525A (ja) | 1991-03-08 | 1991-03-08 | ビット照合回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04280525A (ja) |
-
1991
- 1991-03-08 JP JP4313291A patent/JPH04280525A/ja active Pending
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