JPH04280682A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04280682A JPH04280682A JP4375091A JP4375091A JPH04280682A JP H04280682 A JPH04280682 A JP H04280682A JP 4375091 A JP4375091 A JP 4375091A JP 4375091 A JP4375091 A JP 4375091A JP H04280682 A JPH04280682 A JP H04280682A
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- Japan
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- semiconductor thin
- substrate
- region
- semiconductor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】本発明は超小型の半導体装置及び
その製造方法に係り、特にＭＩＳ型電界効果トランジス
タ及びその製造方法に関する。
その製造方法に係り、特にＭＩＳ型電界効果トランジス
タ及びその製造方法に関する。
【０００３】
【従来の技術】一般に、この種のＭＩＳ集積回路の高集
積化・高性能化は素子の微細化により達成される。特に
、チャネル長の短縮は素子面積を低減化し、素子の電流
駆動力を向上させるため、動作速度の改善には極めて重
要である。
積化・高性能化は素子の微細化により達成される。特に
、チャネル長の短縮は素子面積を低減化し、素子の電流
駆動力を向上させるため、動作速度の改善には極めて重
要である。
【０００４】ところが、チャネル長を短縮化すると、所
謂ショートチャネル効果を生じるため、かかるショート
チャネル効果を防ぐためには基板不純物濃度を増大させ
る必要があった。
謂ショートチャネル効果を生じるため、かかるショート
チャネル効果を防ぐためには基板不純物濃度を増大させ
る必要があった。
【０００５】
【発明が解決しようとする課題】然し乍ら、上述した従
来のＭＩＳ集積回路においては、チャネル長が０．１μ
ｍ近傍まで短くなると、要求される基板濃度を１０１８
ｃｍ−３以上に増大しなければならないため、ソース・
ドレインと基板とのｐｎ接合の空乏層幅が狭くなり、ツ
ェナー降伏の機構によるトンネル電流のために接合リー
ク電流が増大する。加えて、基板濃度の増大がしきい値
電圧を増大させ、論理振幅を低下させるため、トランジ
スタの駆動力低下を招き、回路の動作速度を低下させる
という問題点があった。
来のＭＩＳ集積回路においては、チャネル長が０．１μ
ｍ近傍まで短くなると、要求される基板濃度を１０１８
ｃｍ−３以上に増大しなければならないため、ソース・
ドレインと基板とのｐｎ接合の空乏層幅が狭くなり、ツ
ェナー降伏の機構によるトンネル電流のために接合リー
ク電流が増大する。加えて、基板濃度の増大がしきい値
電圧を増大させ、論理振幅を低下させるため、トランジ
スタの駆動力低下を招き、回路の動作速度を低下させる
という問題点があった。
【０００６】本発明の目的は、上述した問題点に鑑み、
チャネル長の短縮化に因らず、集積回路の駆動力が向上
でき、動作速度が向上できる半導体装置及びその製造方
法を提供するものである。
チャネル長の短縮化に因らず、集積回路の駆動力が向上
でき、動作速度が向上できる半導体装置及びその製造方
法を提供するものである。
【０００７】［発明の構成］
【０００８】
【課題を解決するための手段】本発明は上述した目的を
達成するため、基板上に上記基板より禁制帯幅の広いガ
リウムひ素から成る第１の半導体薄膜が形成され、上記
第１の半導体薄膜上に上記第１の半導体薄膜よりも禁制
帯幅の狭いゲルマニウムまたはシリコンとゲルマニウム
との超格子あるいはシリコンゲルマニウム合金から成る
第２の半導体薄膜が形成され、上記第２の半導体薄膜上
にゲート絶縁膜，ゲート電極が順次積層されると共に、
上記ゲート電極の両側にソース領域及びドレイン領域が
形成され、上記ソース領域の接合面及び上記ドレイン領
域の接合面が上記第１の半導体薄膜中あるいは上記第１
の半導体薄膜と上記第２の半導体薄膜とのヘテロ界面に
位置した半導体装置であり、かかる装置の製造方法は、
基板の非能動領域上に素子分離絶縁膜を形成して素子分
離を行なった後、上記基板の活性領域上に上記基板より
禁制帯幅の広い第１の半導体薄膜，上記第１の半導体薄
膜よりも禁制帯幅の狭い第２の半導体薄膜を順次エピタ
キシャル成長し、上記第２の半導体薄膜の所定領域上に
ゲ−ト絶縁膜，ゲ−ト電極を順次形成し、上記ゲ−ト電
極の両側方に不純物をイオン注入あるいは固相拡散する
ことによって接合面が上記第１の半導体薄膜中あるいは
上記第１の半導体薄膜と上記第２の半導体薄膜とのヘテ
ロ界面に存在するソース・ドレイン領域を形成するもの
である。
達成するため、基板上に上記基板より禁制帯幅の広いガ
リウムひ素から成る第１の半導体薄膜が形成され、上記
第１の半導体薄膜上に上記第１の半導体薄膜よりも禁制
帯幅の狭いゲルマニウムまたはシリコンとゲルマニウム
との超格子あるいはシリコンゲルマニウム合金から成る
第２の半導体薄膜が形成され、上記第２の半導体薄膜上
にゲート絶縁膜，ゲート電極が順次積層されると共に、
上記ゲート電極の両側にソース領域及びドレイン領域が
形成され、上記ソース領域の接合面及び上記ドレイン領
域の接合面が上記第１の半導体薄膜中あるいは上記第１
の半導体薄膜と上記第２の半導体薄膜とのヘテロ界面に
位置した半導体装置であり、かかる装置の製造方法は、
基板の非能動領域上に素子分離絶縁膜を形成して素子分
離を行なった後、上記基板の活性領域上に上記基板より
禁制帯幅の広い第１の半導体薄膜，上記第１の半導体薄
膜よりも禁制帯幅の狭い第２の半導体薄膜を順次エピタ
キシャル成長し、上記第２の半導体薄膜の所定領域上に
ゲ−ト絶縁膜，ゲ−ト電極を順次形成し、上記ゲ−ト電
極の両側方に不純物をイオン注入あるいは固相拡散する
ことによって接合面が上記第１の半導体薄膜中あるいは
上記第１の半導体薄膜と上記第２の半導体薄膜とのヘテ
ロ界面に存在するソース・ドレイン領域を形成するもの
である。
【０００９】
【作用】本発明においては、ソース領域の接合面及びド
レイン領域の接合面が第１の半導体薄膜中あるいは第１
の半導体薄膜と第１の半導体薄膜よりも禁制帯幅の狭い
第２の半導体薄膜とのヘテロ界面に位置するので、有効
質量が小さく移動度が大きい第２の半導体薄膜がチャネ
ル層になるため、チャネル長を短縮しなくても、電流駆
動力が増大する。
レイン領域の接合面が第１の半導体薄膜中あるいは第１
の半導体薄膜と第１の半導体薄膜よりも禁制帯幅の狭い
第２の半導体薄膜とのヘテロ界面に位置するので、有効
質量が小さく移動度が大きい第２の半導体薄膜がチャネ
ル層になるため、チャネル長を短縮しなくても、電流駆
動力が増大する。
【００１０】さらに、第２の半導体薄膜は第１の半導体
薄膜あるいは基板半導体より伝導帯の底と真空準位との
エネルギー間隔が大きく、価電子帯の頂上と真空準位と
のエネルギー間隔が小さいため、第２の半導体薄膜は第
１の半導体薄膜あるいは基板半導体とのエネルギー間隔
の差だけフラットバンド電圧がシフトし、しきい値電圧
の絶対値が低下するので、論理振幅が大きく取れ電流駆
動力が増大する。
薄膜あるいは基板半導体より伝導帯の底と真空準位との
エネルギー間隔が大きく、価電子帯の頂上と真空準位と
のエネルギー間隔が小さいため、第２の半導体薄膜は第
１の半導体薄膜あるいは基板半導体とのエネルギー間隔
の差だけフラットバンド電圧がシフトし、しきい値電圧
の絶対値が低下するので、論理振幅が大きく取れ電流駆
動力が増大する。
【００１１】また、ソース・ドレイン領域のｐｎ接合は
禁制帯幅の広い第１の半導体薄膜中に形成されるので、
当該ｐｎ接合の空乏層幅が広くなり、ツェナー降伏によ
るトンネル・リーク電流は増大しない。
禁制帯幅の広い第１の半導体薄膜中に形成されるので、
当該ｐｎ接合の空乏層幅が広くなり、ツェナー降伏によ
るトンネル・リーク電流は増大しない。
【００１２】
【実施例】以下、本発明の半導体装置及びその製造方法
に係わる一実施例を図１乃至図１０に基づいて説明する
。
に係わる一実施例を図１乃至図１０に基づいて説明する
。
【００１３】図１及び図２は２つのヘテロ接合界面を有
するｎチャネルＭＩＳＦＥＴの断面図を示す。
するｎチャネルＭＩＳＦＥＴの断面図を示す。
【００１４】即ち、図面において、１はｐ型シリコン基
板（以下基板という）であり、この基板１の非能動領域
上には素子分離用の素子分離酸化膜２が形成されている
。基板１の素子領域上には基板１と格子整合されたｐ型
ガリウムひ素薄膜１４，ｐ型ゲルマニウム薄膜（または
シリコンとゲルマニウムとの超格子膜あるいはシリコン
ゲルマニウム合金膜でも良い）１７が順次積層されてお
り、このゲルマニウム薄膜１７の所定領域上には、ゲー
ト絶縁膜９を介してｎチャネルＭＩＳＦＥＴのゲート電
極４が形成されている。また、上記ゲート電極４の両側
には自己整合的にソース領域を構成する高濃度ｎ型ガリ
ウムひ素層１５，高濃度ｎ型ゲルマニウム層１８が順次
積層され、ドレイン領域を構成する高濃度ｎ型ガリウム
ひ素層１６，高濃度ｎ型ゲルマニウム層１９が順次積層
されている。そして、ソース領域の接合面及びドレイン
領域の接合面がガリウムひ素薄膜１４中（図１参照）あ
るいはガリウムひ素薄膜１４とゲルマニウム薄膜１７と
のヘテロ界面（図２参照）に位置している。さらに、上
記ＭＩＳＦＥＴが形成された基板１上には絶縁膜１０が
覆設され、この絶縁膜１０は上記ソース領域、ゲート電
極４及びドレイン領域上で開口され、当該各開口部上に
ソース金属電極１１、ゲート金属電極１２及びドレイン
金属電極１３が夫々形成されている。
板（以下基板という）であり、この基板１の非能動領域
上には素子分離用の素子分離酸化膜２が形成されている
。基板１の素子領域上には基板１と格子整合されたｐ型
ガリウムひ素薄膜１４，ｐ型ゲルマニウム薄膜（または
シリコンとゲルマニウムとの超格子膜あるいはシリコン
ゲルマニウム合金膜でも良い）１７が順次積層されてお
り、このゲルマニウム薄膜１７の所定領域上には、ゲー
ト絶縁膜９を介してｎチャネルＭＩＳＦＥＴのゲート電
極４が形成されている。また、上記ゲート電極４の両側
には自己整合的にソース領域を構成する高濃度ｎ型ガリ
ウムひ素層１５，高濃度ｎ型ゲルマニウム層１８が順次
積層され、ドレイン領域を構成する高濃度ｎ型ガリウム
ひ素層１６，高濃度ｎ型ゲルマニウム層１９が順次積層
されている。そして、ソース領域の接合面及びドレイン
領域の接合面がガリウムひ素薄膜１４中（図１参照）あ
るいはガリウムひ素薄膜１４とゲルマニウム薄膜１７と
のヘテロ界面（図２参照）に位置している。さらに、上
記ＭＩＳＦＥＴが形成された基板１上には絶縁膜１０が
覆設され、この絶縁膜１０は上記ソース領域、ゲート電
極４及びドレイン領域上で開口され、当該各開口部上に
ソース金属電極１１、ゲート金属電極１２及びドレイン
金属電極１３が夫々形成されている。
【００１５】従って、本実施例では、有効質量が小さく
、移動度が大きいゲルマニウム薄膜１７がチャネル層に
なるので、電流駆動力が増大する。また、ソース・ドレ
イン領域のｐｎ接合面は禁制帯幅の広いガリウムひ素薄
膜１４中に形成されたので、ｐｎ接合の空乏層幅が広く
なり、ツェナー降伏によるトンネル・リーク電流が低下
する。
、移動度が大きいゲルマニウム薄膜１７がチャネル層に
なるので、電流駆動力が増大する。また、ソース・ドレ
イン領域のｐｎ接合面は禁制帯幅の広いガリウムひ素薄
膜１４中に形成されたので、ｐｎ接合の空乏層幅が広く
なり、ツェナー降伏によるトンネル・リーク電流が低下
する。
【００１６】また、チャネル層は禁制帯幅が狭いので、
真性キャリア濃度が大きくなる。反転層を形成するのに
必要なバンドの曲がり量は（２ｋＢ Ｔ／ｑ）Ｉｎ（Ｎ
ＳＵＢ ／ｎｉ ）（ｋＢ はボルツマン定数、Ｔは温
度、ＮＳＵＢ は空乏層中の不純物濃度、ｎｉ は真性
キャリア濃度）であるので、真性キャリア濃度が大きい
ほどこのバンドの曲がりは小さくなり、しきい値が低下
する。さらに、ゲルマニウム薄膜１７はガリウムひ素薄
膜１４より伝導帯の底と真空準位とのエネルギー間隔が
大きく、価電子帯の頂上と真空準位とのエネルギー間隔
が小さいため、ｎチャネルＭＩＳＦＥＴ及びｐチャネル
ＭＩＳＦＥＴのいずれの場合にも、ガリウムひ素薄膜１
４とのエネルギー間隔の差だけフラットバンド電圧がシ
フトし、しきい値が低下する。よって、ＭＩＳＦＥＴの
論理振幅が大きく取れ電流駆動力が増大する。
真性キャリア濃度が大きくなる。反転層を形成するのに
必要なバンドの曲がり量は（２ｋＢ Ｔ／ｑ）Ｉｎ（Ｎ
ＳＵＢ ／ｎｉ ）（ｋＢ はボルツマン定数、Ｔは温
度、ＮＳＵＢ は空乏層中の不純物濃度、ｎｉ は真性
キャリア濃度）であるので、真性キャリア濃度が大きい
ほどこのバンドの曲がりは小さくなり、しきい値が低下
する。さらに、ゲルマニウム薄膜１７はガリウムひ素薄
膜１４より伝導帯の底と真空準位とのエネルギー間隔が
大きく、価電子帯の頂上と真空準位とのエネルギー間隔
が小さいため、ｎチャネルＭＩＳＦＥＴ及びｐチャネル
ＭＩＳＦＥＴのいずれの場合にも、ガリウムひ素薄膜１
４とのエネルギー間隔の差だけフラットバンド電圧がシ
フトし、しきい値が低下する。よって、ＭＩＳＦＥＴの
論理振幅が大きく取れ電流駆動力が増大する。
【００１７】次に、かかる構成の半導体装置の製造方法
を図１乃至図８により述べる。
を図１乃至図８により述べる。
【００１８】先ず、図３に示すように、基板１の非能動
領域上に素子分離絶縁膜２を形成して素子分離を行なう
。
領域上に素子分離絶縁膜２を形成して素子分離を行なう
。
【００１９】その後、図４に示すように、気相エピタキ
シャル成長法によりトランジスタ領域に選択的にトリメ
チルガリウム及びアルシンを原料ガスとして、ガリウム
ひ素薄膜１４を数千オングストローム堆積した後、この
上にｐ型ゲルマニウム薄膜１７を５０〜１０００オング
ストローム積層形成する。このとき、原料ガスをＳｉＨ
４ （モノシラン）及びＧｅＨ４ （ゲルマン）とし、
ｐ型にドーピングするためにＢ２ Ｈ６ （ジボラン）
ガスを使用する。
シャル成長法によりトランジスタ領域に選択的にトリメ
チルガリウム及びアルシンを原料ガスとして、ガリウム
ひ素薄膜１４を数千オングストローム堆積した後、この
上にｐ型ゲルマニウム薄膜１７を５０〜１０００オング
ストローム積層形成する。このとき、原料ガスをＳｉＨ
４ （モノシラン）及びＧｅＨ４ （ゲルマン）とし、
ｐ型にドーピングするためにＢ２ Ｈ６ （ジボラン）
ガスを使用する。
【００２０】続いて、図５に示すように、ＣＶＤ（気相
堆積）法により基板１上にシリコン酸化膜を５０〜１０
０オングストローム堆積し、ゲート絶縁膜９を形成する
。
堆積）法により基板１上にシリコン酸化膜を５０〜１０
０オングストローム堆積し、ゲート絶縁膜９を形成する
。
【００２１】次いで、図６に示すように、ＣＶＤ法によ
り上記ゲート絶縁膜９上にポリシリコンを堆積した後、
これをパターニングし、ゲート電極４を形成する。
り上記ゲート絶縁膜９上にポリシリコンを堆積した後、
これをパターニングし、ゲート電極４を形成する。
【００２２】その後、図７に示すように、ゲート電極４
をマスクとして、基板１の全面にドーズ量５×１０１５
ｃｍ−２程度で注入エネルギー３０ｋｅｖ程度の砒素を
イオン注入すると共に、シリコンのイオン注入を行った
後、急速ランプ加熱法により１０００℃で３０秒程度の
活性化アニーリングを行ない、ゲルマニウム薄膜１７中
に高濃度ｎ型ゲルマニウム層１８，１９及びガリウムひ
素薄膜１４内に高濃度ｎ型ガリウムひ素層１５，１６を
形成する。あるいは、砒素のイオン注入のみ行う。この
とき、砒素がＩＶ族半導体であるゲルマニウム薄膜１７
中ではｎ型ドーパントになり、ＩＩＩ−Ｖ族半導体であ
るガリウムひ素薄膜１４中ではドーパントにはならない
ので、ソース・ドレイン領域のｐｎ接合面がガリウムひ
素層１５とゲルマニウム層１８とのヘテロ界面及びガリ
ウムひ素層１６とゲルマニウム層１９とのヘテロ界面に
一致する（図２参照）。このように、ソース・ドレイン
領域の接合深さはゲルマニウム層１８，１９の膜厚で規
定されるため、当該接合深さが容易に制御される。従っ
て、浅い接合形成が要求される微細チャネルＭＩＳＦＥ
Ｔの製造に有利である。
をマスクとして、基板１の全面にドーズ量５×１０１５
ｃｍ−２程度で注入エネルギー３０ｋｅｖ程度の砒素を
イオン注入すると共に、シリコンのイオン注入を行った
後、急速ランプ加熱法により１０００℃で３０秒程度の
活性化アニーリングを行ない、ゲルマニウム薄膜１７中
に高濃度ｎ型ゲルマニウム層１８，１９及びガリウムひ
素薄膜１４内に高濃度ｎ型ガリウムひ素層１５，１６を
形成する。あるいは、砒素のイオン注入のみ行う。この
とき、砒素がＩＶ族半導体であるゲルマニウム薄膜１７
中ではｎ型ドーパントになり、ＩＩＩ−Ｖ族半導体であ
るガリウムひ素薄膜１４中ではドーパントにはならない
ので、ソース・ドレイン領域のｐｎ接合面がガリウムひ
素層１５とゲルマニウム層１８とのヘテロ界面及びガリ
ウムひ素層１６とゲルマニウム層１９とのヘテロ界面に
一致する（図２参照）。このように、ソース・ドレイン
領域の接合深さはゲルマニウム層１８，１９の膜厚で規
定されるため、当該接合深さが容易に制御される。従っ
て、浅い接合形成が要求される微細チャネルＭＩＳＦＥ
Ｔの製造に有利である。
【００２３】しかる後、図８に示すように、ＣＶＤ法に
より基板１全面にシリコン酸化膜を堆積し、層間絶縁膜
１０を形成する。そして、上記層間絶縁膜１０をパター
ニングし、ゲルマニウム層１８，１９及びゲート電極４
上にコンタクトホ−ル１０ａを開口する。
より基板１全面にシリコン酸化膜を堆積し、層間絶縁膜
１０を形成する。そして、上記層間絶縁膜１０をパター
ニングし、ゲルマニウム層１８，１９及びゲート電極４
上にコンタクトホ−ル１０ａを開口する。
【００２４】更に、図１に示すように、スパッタリング
法により上記構成素子を含む基板１上にアルミニウムな
どの金属薄膜を堆積後、これをパターニングして各コン
タクトホ−ル１０ａ上にソース金属電極１１、ゲート金
属電極１２及びドレイン金属電極１３を夫々形成する。 斯くして、ＭＩＳＦＥＴを完成する。
法により上記構成素子を含む基板１上にアルミニウムな
どの金属薄膜を堆積後、これをパターニングして各コン
タクトホ−ル１０ａ上にソース金属電極１１、ゲート金
属電極１２及びドレイン金属電極１３を夫々形成する。 斯くして、ＭＩＳＦＥＴを完成する。
【００２５】図９は１つのヘテロ接合界面を有するｎチ
ャネルＭＩＳＦＥＴの断面図を示す。
ャネルＭＩＳＦＥＴの断面図を示す。
【００２６】同図では、基板１の非能動領域上に素子分
離酸化膜２が形成されている。そして、基板１の素子領
域上には基板１と格子整合されたｐ型シリコンゲルマニ
ウム合金（Ｓｉｘ Ｇｅ１−ｘ ）薄膜３が形成されて
おり、このｐ型シリコンゲルマニウム合金薄膜３の所定
領域上には、ゲート絶縁膜９を介してｎチャネルＭＩＳ
ＦＥＴのゲート電極４が形成されている。このゲート電
極４の両側には自己整合的にソース領域を構成する高濃
度ｎ型シリコン領域５，高濃度ｎ型シリコンゲルマニウ
ム合金層７が順次積層され、ドレイン領域を構成する高
濃度ｎ型シリコン領域６，高濃度ｎ型シリコンゲルマニ
ウム合金層８が順次積層されている。さらに、ＭＩＳＦ
ＥＴが形成された基板１上には層間絶縁膜１０が覆設さ
れている。上記層間絶縁膜１０は上記ソース領域７、ゲ
ート電極４及びドレイン領域８上で夫々開口され、当該
各開口部上にソース金属電極１１、ゲート金属電極１２
及びドレイン金属電極１３が形成されている。
離酸化膜２が形成されている。そして、基板１の素子領
域上には基板１と格子整合されたｐ型シリコンゲルマニ
ウム合金（Ｓｉｘ Ｇｅ１−ｘ ）薄膜３が形成されて
おり、このｐ型シリコンゲルマニウム合金薄膜３の所定
領域上には、ゲート絶縁膜９を介してｎチャネルＭＩＳ
ＦＥＴのゲート電極４が形成されている。このゲート電
極４の両側には自己整合的にソース領域を構成する高濃
度ｎ型シリコン領域５，高濃度ｎ型シリコンゲルマニウ
ム合金層７が順次積層され、ドレイン領域を構成する高
濃度ｎ型シリコン領域６，高濃度ｎ型シリコンゲルマニ
ウム合金層８が順次積層されている。さらに、ＭＩＳＦ
ＥＴが形成された基板１上には層間絶縁膜１０が覆設さ
れている。上記層間絶縁膜１０は上記ソース領域７、ゲ
ート電極４及びドレイン領域８上で夫々開口され、当該
各開口部上にソース金属電極１１、ゲート金属電極１２
及びドレイン金属電極１３が形成されている。
【００２７】図１０は１つのヘテロ接合界面を有するｐ
チャネルＭＩＳＦＥＴの反転層形成時のバンド図を示す
。これによれば、シリコンとシリコンゲルマニウム合金
あるいはゲルマニウムとの価電子頂上のエネルギー差が
伝導帯の底のエネルギー差よりも大きい。つまり、Ｓｉ
０．５ Ｇｅ０．５ をチャネルに用いたｐチャネルＭ
ＩＳＦＥＴはエネルギー差だけによる寄与分でも０．３
７Ｖのしきい値低下があり、高駆動力が期待できる。こ
のことは、ｎチャネルＭＩＳＦＥＴよりｐチャネルＭＩ
ＳＦＥＴが有利である。
チャネルＭＩＳＦＥＴの反転層形成時のバンド図を示す
。これによれば、シリコンとシリコンゲルマニウム合金
あるいはゲルマニウムとの価電子頂上のエネルギー差が
伝導帯の底のエネルギー差よりも大きい。つまり、Ｓｉ
０．５ Ｇｅ０．５ をチャネルに用いたｐチャネルＭ
ＩＳＦＥＴはエネルギー差だけによる寄与分でも０．３
７Ｖのしきい値低下があり、高駆動力が期待できる。こ
のことは、ｎチャネルＭＩＳＦＥＴよりｐチャネルＭＩ
ＳＦＥＴが有利である。
【００２８】尚、本発明はｎチャネルＭＩＳＦＥＴに限
定されず、各半導体領域の伝導型を変更してｐチャネル
ＭＩＳＦＥＴとしても適用される。また、側壁絶縁膜な
どを付加することでＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄ Ｄｒａｉｎ）構造と併せて使用される。さらに
、ヘテロ接合はＳｉ／Ｓｉ１−ｘ Ｇｅｘ ，Ｓｉ／Ｇ
ａＡｓ／Ｇｅに限定されず、例えばＧａＡｓ／Ｓｉ１−
ｘ Ｇｅｘ ，ＧａＰ／Ｓｉ１−ｘ Ｇｅｘ ，Ｓｉ／
ＳｉＣ／Ｓｉ，Ｓｉ／ＧａＰ／Ｓｉ１−ｘ Ｇｅｘ ，
Ｓｉ／ＧａＡｓ／Ｓｉ１−ｘ Ｇｅｘ ，Ｓｉ／Ａｌ１
−ｘ Ｇａｘ Ａｓ／Ｓｉ１−ｙ Ｇｅｙ ，Ｓｉ／Ｇ
ａＡｓ／Ｇａ１−ｘ ＩｎＡｓ，Ｓｉ／ＺｎＳ１−ｘ
Ｓｅｘ ／Ｓｉ１−ｙ Ｇｅｙ （いずれも０≦ｘ≦１
，０≦ｙ≦１）などを用いても良い。
定されず、各半導体領域の伝導型を変更してｐチャネル
ＭＩＳＦＥＴとしても適用される。また、側壁絶縁膜な
どを付加することでＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄ Ｄｒａｉｎ）構造と併せて使用される。さらに
、ヘテロ接合はＳｉ／Ｓｉ１−ｘ Ｇｅｘ ，Ｓｉ／Ｇ
ａＡｓ／Ｇｅに限定されず、例えばＧａＡｓ／Ｓｉ１−
ｘ Ｇｅｘ ，ＧａＰ／Ｓｉ１−ｘ Ｇｅｘ ，Ｓｉ／
ＳｉＣ／Ｓｉ，Ｓｉ／ＧａＰ／Ｓｉ１−ｘ Ｇｅｘ ，
Ｓｉ／ＧａＡｓ／Ｓｉ１−ｘ Ｇｅｘ ，Ｓｉ／Ａｌ１
−ｘ Ｇａｘ Ａｓ／Ｓｉ１−ｙ Ｇｅｙ ，Ｓｉ／Ｇ
ａＡｓ／Ｇａ１−ｘ ＩｎＡｓ，Ｓｉ／ＺｎＳ１−ｘ
Ｓｅｘ ／Ｓｉ１−ｙ Ｇｅｙ （いずれも０≦ｘ≦１
，０≦ｙ≦１）などを用いても良い。
【００２９】
【発明の効果】以上説明したように本発明によれば、有
効質量が小さく移動度が大きい第２の半導体薄膜がチャ
ネル層になるため、チャネル長を短縮しなくても、電流
駆動力が増大する。さらに、第２の半導体薄膜は第１の
半導体薄膜より伝導帯の底と真空準位とのエネルギー間
隔が大きく、価電子帯の頂上と真空準位とのエネルギー
間隔が小さいため、第２の半導体薄膜は第１の半導体薄
膜あるいは基板半導体とのエネルギー間隔の差だけフラ
ットバンド電圧がシフトし、しきい値電圧の絶対値が低
下する。また、ソース・ドレイン領域のｐｎ接合は禁制
帯幅の広い第１の半導体薄膜中に形成されるので、当該
ｐｎ接合の空乏層幅が広くなり、ツェナー降伏によるト
ンネル・リーク電流が低下する。これらにより、微細チ
ャネル長のＭＩＳＦＥＴにおいて、ドレイン電流駆動力
が増大でき、動作速度の高速化が実現できる。
効質量が小さく移動度が大きい第２の半導体薄膜がチャ
ネル層になるため、チャネル長を短縮しなくても、電流
駆動力が増大する。さらに、第２の半導体薄膜は第１の
半導体薄膜より伝導帯の底と真空準位とのエネルギー間
隔が大きく、価電子帯の頂上と真空準位とのエネルギー
間隔が小さいため、第２の半導体薄膜は第１の半導体薄
膜あるいは基板半導体とのエネルギー間隔の差だけフラ
ットバンド電圧がシフトし、しきい値電圧の絶対値が低
下する。また、ソース・ドレイン領域のｐｎ接合は禁制
帯幅の広い第１の半導体薄膜中に形成されるので、当該
ｐｎ接合の空乏層幅が広くなり、ツェナー降伏によるト
ンネル・リーク電流が低下する。これらにより、微細チ
ャネル長のＭＩＳＦＥＴにおいて、ドレイン電流駆動力
が増大でき、動作速度の高速化が実現できる。
【図１】本発明の２つのヘテロ接合界面を有するｎチャ
ネルＭＩＳＦＥＴの断面図である。
ネルＭＩＳＦＥＴの断面図である。
【図２】本発明の２つのヘテロ接合界面を有する他のｎ
チャネルＭＩＳＦＥＴの断面図である。
チャネルＭＩＳＦＥＴの断面図である。
【図３】２つのヘテロ接合界面を有するｎチャネルＭＩ
ＳＦＥＴの製造工程断面図である。
ＳＦＥＴの製造工程断面図である。
【図４】２つのヘテロ接合界面を有するｎチャネルＭＩ
ＳＦＥＴの製造工程断面図である。
ＳＦＥＴの製造工程断面図である。
【図５】２つのヘテロ接合界面を有するｎチャネルＭＩ
ＳＦＥＴの製造工程断面図である。
ＳＦＥＴの製造工程断面図である。
【図６】２つのヘテロ接合界面を有するｎチャネルＭＩ
ＳＦＥＴの製造工程断面図である。
ＳＦＥＴの製造工程断面図である。
【図７】２つのヘテロ接合界面を有するｎチャネルＭＩ
ＳＦＥＴの製造工程断面図である。
ＳＦＥＴの製造工程断面図である。
【図８】２つのヘテロ接合界面を有するｎチャネルＭＩ
ＳＦＥＴの製造工程断面図である。
ＳＦＥＴの製造工程断面図である。
【図９】本発明の１つのヘテロ接合界面を有するｎチャ
ネルＭＩＳＦＥＴの断面図である。
ネルＭＩＳＦＥＴの断面図である。
【図１０】本発明の１つのヘテロ接合界面を有するｐチ
ャネルＭＩＳＦＥＴの反転層形成時のバンド図である。
ャネルＭＩＳＦＥＴの反転層形成時のバンド図である。
１ ｐ型シリコン基板
２ 素子分離酸化膜
４ ゲート電極
９ ゲート絶縁膜
１０ 層間絶縁膜
１１ 金属ソース電極
１２ 金属ゲート電極
１３ 金属ドレイン電極
１４ ｐ型ガリウムひ素薄膜
１５，１６ 高濃度ｎ型ガリウムひ素層１７ ｐ型
ゲルマニウム薄膜
ゲルマニウム薄膜
Claims (3)
- 【請求項１】 基板上に上記基板より禁制帯幅の広い
第１の半導体薄膜が形成され、上記第１の半導体薄膜上
に上記第１の半導体薄膜よりも禁制帯幅の狭い第２の半
導体薄膜が形成され、上記第２の半導体薄膜上にゲート
絶縁膜，ゲート電極が順次積層されると共に、上記ゲー
ト電極の両側にソース領域及びドレイン領域が形成され
、上記ソース領域の接合面及び上記ドレイン領域の接合
面が上記第１の半導体薄膜中あるいは上記第１の半導体
薄膜と上記第２の半導体薄膜とのヘテロ界面に位置した
ことを特徴とする半導体装置。 - 【請求項２】 第１の半導体薄膜はガリウムひ素から
成り、第２の半導体薄膜はゲルマニウムまたはシリコン
とゲルマニウムとの超格子あるいはシリコンゲルマニウ
ム合金から成ることを特徴とする請求項１記載の半導体
装置。 - 【請求項３】 基板の非能動領域上に素子分離絶縁膜
を形成して素子分離を行なった後、上記基板の活性領域
上に上記基板より禁制帯幅の広い第１の半導体薄膜，上
記第１の半導体薄膜よりも禁制帯幅の狭い第２の半導体
薄膜を順次エピタキシャル成長し、上記第２の半導体薄
膜の所定領域上にゲ−ト絶縁膜，ゲ−ト電極を順次形成
し、上記ゲ−ト電極の両側方に不純物をイオン注入ある
いは固相拡散することによって接合面が上記第１の半導
体薄膜中あるいは上記第１の半導体薄膜と上記第２の半
導体薄膜とのヘテロ界面に存在するソース・ドレイン領
域を形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4375091A JPH04280682A (ja) | 1991-03-08 | 1991-03-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4375091A JPH04280682A (ja) | 1991-03-08 | 1991-03-08 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04280682A true JPH04280682A (ja) | 1992-10-06 |
Family
ID=12672444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4375091A Pending JPH04280682A (ja) | 1991-03-08 | 1991-03-08 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04280682A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008123352A1 (ja) * | 2007-03-28 | 2008-10-16 | Nec Corporation | 半導体装置 |
| WO2010131312A1 (ja) * | 2009-05-13 | 2010-11-18 | パナソニック株式会社 | 半導体装置及びその製造方法 |
-
1991
- 1991-03-08 JP JP4375091A patent/JPH04280682A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008123352A1 (ja) * | 2007-03-28 | 2008-10-16 | Nec Corporation | 半導体装置 |
| US8809939B2 (en) | 2007-03-28 | 2014-08-19 | Renesas Electronics Corporation | Semiconductor device |
| WO2010131312A1 (ja) * | 2009-05-13 | 2010-11-18 | パナソニック株式会社 | 半導体装置及びその製造方法 |
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