JPH04283943A - 半導体集積回路の設計方法及びこれに用いる装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路の設
計方法（以下、「設計方法」と略称することもある。）
及びこれに用いる装置に関するものである。

【０００２】

【従来の技術】半導体集積回路は今日の産業を支える重
要な要素の一つとなっている。このような半導体集積回
路の設計は、膨大な情報処理が必要なことが多いため、
コンピュータを用いた設計装置により行われることが多
い。そして、一般的には、各々が所定の機能を有した多
種類のセルパターンを設計しようとする半導体集積回路
の仕様に合うようレイアウト設計し、その後レイアウト
設計で得た回路パターンの論理を再検証（論理再検証）
するという手順で行われる。レイアウト設計に用いられ
る各セルパターンは、予め充分にシミュレーションまた
はテストチップなどで特性がチェックされており、ライ
ブラリー化されている。

【０００３】このような設計方法の一例が例えば文献（
「ＡＳＩＣデザインハンドブック」、（株）サイエンス
フォーラム発行（１９８９．５．３１），ｐ．１２７〜
１４６）に開示されている。図７及び図８はこの設計方
法の上記文献から引用した作業流れ図である。これらの
図を参照して従来の設計方法について簡単に説明する。

【０００４】この従来方法では、先ず、設計しようとす
る半導体集積回路に応じた仕様書が作成される（図７中
Ｓ１（ステップ１））。次に、仕様書に応じた論理回路
図が設計されそのデータが設計装置に入力される（Ｓ２
）。次に、設計装置により論理シミュレーション、タイ
ミングシミュレーション、フォルトシミュレーション等
が行われる（Ｓ３）。ここでの論理シミュレーション及
びタイミングシミュレーションは、論理回路図の各セル
パターンの出力用論理ゲートに仮想の一定の配線長に対
応する配線容量が負荷されたと仮定して、行われる。

【０００５】次に、論理回路図が半導体集積回路に要求
される論理機能を満足しているか否かの確認のためのレ
ビューが行われる（Ｓ４）。満足していない場合は論理
回路図作成からの処理（Ｓ２〜Ｓ４）が再び行われる。 満足していると判断された場合は回路パターンのレイア
ウト設計が行われる（Ｓ５）。レイアウト設計は、それ
ぞれが所定の機能を持った各種のセルパターンを論理回
路図にしたがって配置しさらにセルパターン間の信号線
、電源線、接地線の各パターンを配線することにより行
われる。各セルパターンは、既に説明したようにライブ
ラリー化されている。ライブラリー化されている各セル
パターンの中には、その出力用論理ゲートが図９に示す
ようなＥ／Ｄゲートで構成されたものや、図１０に示す
ようなスーパーバッファゲートで構成されているものも
含まれている。

【０００６】レイアウト設計により得られた回路パター
ンに対応するディジタルデータは論理回路図のネットリ
ストに変換される（Ｓ６）。このネットリストには、レ
イアウト設計された回路パターンの実配線長から抽出（
計算）された配線容量即ちこの回路パターン上での各セ
ルパターンの出力用論理ゲートの負荷容量も含まれる。 次工程の論理再検証でのタイミングシミュレーションで
この負荷容量が用いられるからである。この負荷容量は
当該設計装置自体或は別途の装置により抽出される。

【０００７】次に、ネットリストに対しタイミング精度
も含めた論理再検証が行われる（Ｓ７）。さらに、この
ネットリストのテストベクタがテスト用にデータフォー
マット変換される（Ｓ８）。次に、変換されたこのデー
タを用いデザインルールチェック（ＤＲＣ）が行われる
（図８中のＳ９）。このデザインルールチェックではレ
イアウト設計された回路パターンが製造プロセス上定め
られたパターンの規則にしたがっているかどうかのチェ
ックがなされる。

【０００８】その後、半導体集積回路に要求される特性
仕様の最終的なチェックのための、最終デザインレビュ
ーが行われる（Ｓ１０）。

【０００９】最終デザインレビューで特性仕様を満足し
ている場合は、メガセル、コンパイルドセル等の内味の
マージが行われ（Ｓ１１）、次にレイアウト検証が行わ
れ（Ｓ１２）、次にパターン検証が行われ、次に回路パ
ターンに対応するデータがパターンジェネレータに出力
され（Ｓ１３）、このデータに従いホトマスクが作成さ
れ（Ｓ１４）、その後、半導体集積回路の試作が行われ
る（Ｓ１５）。また、試作される半導体集積回路のテス
ト用プログラムが、Ｓ１１〜Ｓ１４の処理と平行して作
成される（Ｓ２１）。

【００１０】一方、最終デザインレビュー（Ｓ１０）で
特性仕様を満足していない場合、再びＳ２〜Ｓ１０の処
理が行われる。

【００１１】上述の説明からも明らかなように、従来の
半導体集積回路の設計方法では、論理回路図での論理シ
ミュレーション・タイミングシミュレーションは、セル
パターンの出力用論理ゲートに仮想の一定の配線長に対
応する配線容量が負荷されると仮定して行なわれ、また
、論理再検証でのタイミングシミュレーションは実際に
レイアウトされた回路パターンの各セルパターンから抽
出された負荷容量を用いて行なわれていた。

【００１２】また、レイアウト設計の際には、当該半導
体集積回路の高集積化や製造を容易にするために、出力
用論理ゲートがＥ／Ｄゲートで構成されているセルパタ
ーンが用いられることが多かった。Ｅ／Ｄゲートは、図
９に示したように、スイッチング素子をＥ（エンハンス
メント）型の電界効果トランジスタ３１で構成し、負荷
素子をＤ（デプレション）型の電界効果トランジスタ３
３で構成してあるので、論理ゲートとして最も素子数が
少いのでマスク上のパターンとして小面積化できる構造
となっているからであった。

【００１３】

【発明が解決しようとする課題】しかしながら、Ｅ／Ｄ
ゲートはその出力端子Ｖｏｕｔに接続される負荷容量が
大きくなると或はファンアウト数が多くなると、伝搬遅
延時間が急速に大きくなってしまうという問題がある。

【００１４】したがって、上述のように、論理回路図で
のタイミングシミュレーションで仮想の一定の配線長に
対応する負荷容量を用い、論理再検証でのタイミングシ
ミュレーションでは実際にレイアウトされた回路パター
ンの負荷容量を用いる場合、レイアウト設計後に一部の
クリテイカルパス（集積回路上でその集積回路全体の動
作速度を律速する経路、すなわち、集積回路全体が一定
の動作速度を要求された場合にその要求を満たすために
最も伝搬遅延時間がきびしくなる集積回路内の信号伝搬
経路のこと。）に含まれる実配線長が仮想の一定の配線
長より大幅に長くなると伝搬遅延時間の増大をきたし易
い。このため、論理タイミング仕様等の特性仕様を満足
できず最終デザインレビューで拒絶されることが多く、
再設計処理（Ｓ２からの再処理）を行わねばならないこ
とが多かった。

【００１５】再設計は、論理回路図設計、論理シミュレ
ーション、レイアウト設計等を全て再び行う必要がある
ため作業が大変になる。このため、これを軽減出来る方
法が望まれていた。

【００１６】この発明はこのような点に鑑みなされたも
のであり、したがってこの発明の目的は、設計しようと
する半導体集積回路のレイアウト設計で得た回路パター
ンから伝搬遅延時間を増加させる要因を簡易に除去する
ことにより半導体集積回路の再設計の発生頻度を低減出
来る設計方法と、その実施に用いて好適な装置を提供す
ることにある。

【００１７】

【課題を解決するための手段】この目的の達成を図るた
め、この出願に係る発明者は種々の検討を重ねた。その
結果、Ｅ／Ｄゲート及びスパーバッファゲート各々の同
一負荷容量での伝搬遅延時間は、負荷容量がある値より
小さい場合はＥ／Ｄゲートの方がスーパーバッファゲー
トより小さくなり、負荷容量が上記ある値より大きい場
合はスーパーゲートバッファの方がＥ／Ｄゲートより伝
搬遅延時間が小さくなることに着目した。この関係は、
横軸に負荷容量をとり縦軸に伝搬遅延時間をとって図示
すると図１１のようになる。図１１中、ＩがＥ／Ｄゲー
トの特性、ＩＩがスーパーバッファゲートの特性である
。両ゲートはある負荷容量値Ｃ０を境に伝搬遅延時間の
大きさが逆転する。このことから、レイアウト設計後の
回路パターン上でのセルパターンの負荷容量が上記Ｃ０
より大きい場合に、そのセルパターンを出力ゲートがス
ーパーバッファゲートで構成されたセルパターンに置き
換えれば、Ｅ／Ｄゲートで出力用論理ゲートが構成され
ているセルパターンをそのまま使用する場合より伝搬遅
延時間は低く出来ると考えた。

【００１８】したがって、この出願の第一発明によれば
、出力用論理ゲートパターンがＥ／Ｄゲートパターンで
構成されているセルパターンと、出力用論理ゲートパタ
ーンがスーパーバッファゲートパターンで構成されてい
るセルパターンとを含む多種類のセルパターン群から、
設計しようとする半導体集積回路に応じセルパターンを
レイアウト設計して回路パターンを得る工程及び該回路
パターンの論理再検証を行う工程を含む半導体集積回路
の設計方法において、レイアウト設計後で論理再検証前
に、前述のレイアウト設計で得た回路パターンから抽出
される出力用論理ゲートパターンがＥ／Ｄゲートパター
ンとされているセルパターンの信号出力の配線負荷容量
を、所定の値と比較し、該負荷容量が前述の所定の値よ
り大きい場合は、前述の回路パターン上の当該セルパタ
ーンを当該セルパターンと同じ機能を有し出力用論理ゲ
ートパターンがスーパーバッファゲートパターンとされ
ているパターンに置き換えることを特徴とする。

【００１９】また、この出願の第二発明によれば、設計
しようとする半導体集積回路の設計データを入力するた
めの入力手段と、出力用論理ゲートパターンがＥ／Ｄゲ
ートパターンで構成されているセルパターン及び出力用
論理ゲートパターンがスーパーバッファゲートパターン
で構成されているセルパターンを含む多種類のセルパタ
ーンを格納している記憶手段と、前述の記憶手段に格納
されている前述の多種類のセルパターンを用い前述の入
力手段から入力された設計データに対応する回路パター
ンをレイアウト設計するレイアウト設計手段とを具える
半導体集積回路の設計装置において、レイアウト設計手
段でレイアウト設計された回路パターンから当該設計装
置又は外部装置により抽出される出力用論理ゲートパタ
ーンがＥ／Ｄゲートパターンとされている各セルパター
ンの信号出力の配線負荷容量を、所定の値と比較する負
荷容量比較手段と、該負荷容量が前述の所定の値より大
きい当該セルパターンについては、前述の回路パターン
上の当該セルパターンを、前述のセルパターン記憶手段
に格納されている当該セルパターンと同じ機能を有し出
力用論理ゲートがスーパーバッファゲートパターンとさ
れているセルパターンに置き換える、セルパターン置き
換え手段とを具えたことを特徴とする。

【００２０】ここで、上述の所定の値とは、例えば図１
１に示した値Ｃ０或はこの値近傍の好適な値であること
が出来る。

【００２１】なお、この第一及び第二発明の実施に当り
上述の半導体集積回路をゲートアレイ及びスタンダード
セルとするのが好適である。

【００２２】

【作用】この出願の第一及び第二発明の構成によれば、
一度レイアウトされた回路パターン上の出力用論理ゲー
トがＥ／Ｄデートで構成されるセルパターンであってそ
の信号出力の配線負荷容量（以下、「負荷容量」と略称
することもある。）が所定の値より大きいセルパターン
のみを、出力用論理ゲートがスーパーバッファゲートで
構成されているセルパターンに置き換えるのみで配線パ
ターンや他のセルパターンのレイアウトは基本的に変更
せずに半導体集積回路の再設計が行える。このため、全
設計プロセスを再度行う場合より作業の簡略化が図れる
。

【００２３】

【実施例】以下、図面を参照してこの発明の半導体集積
回路の設計方法及びこれに用いる装置の実施例について
それぞれ説明する。

【００２４】１．設計方法の説明 はじめに、第一発明の設計方法の実施例の説明を行う。 図２、図３及び図４はその説明に供する流れ図である。 また、図１（Ａ）はレイアウト設計まで終った段階での
回路パターン例の説明図、図１（Ｂ）は図１（Ａ）の回
路パターンに対しこの発明の設計方法を適用した後に得
られる回路パターンの説明図である。また、図５は図１
（Ａ）に示した回路パターン中のセルパターンＪ及びセ
ルパターンＬの説明図である。

【００２５】この実施例ではレイアウト設計までの処理
、ネットリスト抽出及びネットリスト比較処理を図７を
用いて説明した従来の方法により行う（図２（Ａ）Ｓ１
０１〜Ｓ１０６）。

【００２６】ここまでの処理により、図１（Ａ）に示す
ように、複数のセルパターンＡ〜Ｒで構成された回路パ
ターン４１が得られる。セルパターンＡ〜Ｒ各々は出力
用論理ゲートがＥ／Ｄゲートで構成されている。このＥ
／Ｄゲートは、この実施例の場合、ゲート幅が２０μｍ
のＥ型電界効果トランジスタとゲート幅が１０μｍのＤ
型電界効果トランジスタとで構成してある。また、ネッ
トリスト抽出処理において回路パターン４１の各セルパ
ターンＡ〜Ｒの負荷容量が従来通り抽出される。

【００２７】ここで、半導体集積回路がＧａＡｓを用い
作製されるとしそのセルパターンのＥ／Ｄゲートが上述
のようなゲート幅のトランジスタで構成されている場合
、セルパターンの負荷容量がほぼ８０ｆＦを越えると、
当該セルパターンの伝搬遅延時間は、このセルパターン
と同一の機能を有し出力用論理ゲートがスーパーバッフ
ァゲートで構成されているセルパターンの伝搬遅延時間
より大きくなる。つまり、図１１に示した所定値Ｃｏ　
はこの実施例の場合８０ｆＦ或はこれより少し大きな値
といえる。

【００２８】そこで、この発明の設計方法では回路パタ
ーン４１中の各セルパターンＡ〜Ｒについてネットリス
ト抽出時に抽出された負荷容量（この負荷容量を以下、
「負荷容量Ｃｘ　」と称することもある。）が所定値Ｃ
ｏ　（この場合は８０ｆＦとする。）より大きいか小さ
いかを各セルパターン毎に比較する（Ｓ１０７〜Ｓ１１
０）。

【００２９】この比較（Ｓ１０８）において負荷容量Ｃ
ｘ　が所定値Ｃｏより大きいセルパターンについてはこ
れと同一の機能を有し出力用論理ゲートがスーパーバッ
ファゲート（図１０参照）で構成されたセルパターンに
置き換える（Ｓ１０９）。そうでない場合はそのセルパ
ターンをそのまま使用する。

【００３０】この実施例では、図１（Ａ）の回路パター
ン４１の各セルパターンＡ〜Ｒのうち、Ｃ、Ｇ、Ｈ、Ｊ
、Ｎ、Ｑの各セルパターンが、その負荷容量Ｃｘ　が所
定値Ｃｏ　より大きいため、図１（Ｂ）に示すようにＣ
ｓ　、Ｇｓ　、Ｈｓ　、Ｊｓ　、Ｎｓ　、Ｑｓ　のセル
パターンに置き換えられる。これにより新たな回路パタ
ーン５１が得られる。置き換えたセルパターンＣｓ　、
Ｇｓ　、Ｈｓ　、Ｊｓ　、Ｎｓ　、Ｑｓ　は、対応する
Ｃ、Ｇ、Ｈ、Ｊ、Ｎ、Ｑの各セルパターンと同一の機能
を有するがその出力用論理ゲートがスーパーゲートバッ
ファで構成されているものである。

【００３１】このようなセルパターンの置き換え処理を
具体的に説明すれば次の通りである。例えば、図１（Ａ
）に示した回路パターン４１において、セルパターンＪ
は図５に示すように６個のＮＯＲゲートＪ１〜Ｊ６で構
成されたトグルフリップフロップ回路であり、セルパタ
ーンＬは図５に示すように２個のインバータＬ１、Ｌ２
と１個のＮＯＲゲートＬ３とで構成されたＡＮＤ機能を
有する回路であるとする。このセルパターンＪではＮＯ
ＲゲートＪ５が出力用論理ゲートに相当する。また、Ｎ
ＯＲゲートＪ５の出力端及びインバータＬ１の入力端間
の配線４３の長さが約１ｍｍであるとする。このような
セルパターンＪの負荷容量Ｃｘ　は、配線４３とＮＯＲ
ゲートＪ６の入力容量とインバータＬ１の入力容量とを
含めて１３０ｆＦになる。負荷容量１３０ｆＦは８０ｆ
Ｆより大きいので、セルパターンＪは、新たなセルパタ
ーンＪｓ　即ちトグルフリップフロップ回路の機能を有
しＮＯＲゲートＪ５のみがスーパーバッファゲートで構
成された新たなセルパターンＪｓ　に置き換えられる。

【００３２】このような置き換え処理を行わない場合は
セルパターンＪのトグル周波数は６００ＭＨｚが限界で
ある。したがって、設計しようとしている半導体集積回
路のクロック動作周波数の仕様が例えば１ＧＨｚである
場合、セルパターンＪをそのまま用いたのでは再論理設
計の処理が必要である。しかし、この発明の設計方法の
ようにセルパターンＪをセルパターンＪｓ　に置き換え
るとトグル周波数は１．１ＧＨｚに向上する。したがっ
て再論理設計することなく動作仕様を満足出来るように
なる。

【００３３】セルパターンの置き換え処理が終了した後
、この実施例ではネットリスト抽出及び比較処理を行う
（Ｓ１１１）。

【００３４】その後は、論理再検証、テストベクタ変換
、デザインルールチェック、最終デザインレビューなど
の各処理を従来同様に行い設計が完了する（図３〜図４
のＳ１１２〜Ｓ１１５）。設計が完了した後は、セルの
マージ、レイアウト検証、さらに、マスク作成や試作、
テストプログラム作成の各処理を従来同様に行う（Ｓ１
１６〜１２１）。

【００３５】実施例の説明から明らかなように、この発
明の設計方法によれば、レイアウト設計が終った回路パ
ターン中の各セルパターンのうちの伝搬遅延時間につい
ての仕様を満足しないセルパターンのみを新たなセルパ
ターンに置き換えることが出来る。このため、従来に比
べ再論理設計の発生頻度が著しく低減出来る。

【００３６】なお、出力用論理ゲートがＥ／Ｄゲートで
構成されたセルパターンと、これと同一の機能を有し出
力用論理ゲートがスパーバッファゲートで構成されたセ
ルパターンのセル面積を比較した場合、後者の方が図１
中のＸ方向の寸法が２０μｍ程度大きくなる。スーパー
バッファゲートがＥ／Ｄゲートより使用トランジスタ数
が２個多い（図９及び図１０参照）ためである。しかし
、この発明の設計方法により置き換えられるセルパター
ンの数は、回路パターン中の全セルパターンの２０％程
度のものである。例えば５０００ゲート程度の半導体集
積回路を設計する場合上記Ｘ方向の寸法増加は１０％程
度で済むため各セルパターン間の配線長増加は１０％程
度で済む。配線長増加による伝搬遅延時間の増加よりも
この発明による伝搬遅延時間の短縮の方が有効に作用す
るので、配線長の増加は問題とはならない。

【００３７】２．設計装置の説明 次に、第二発明の設計装置の実施例について説明する。 図６は実施例の設計装置の構成を概略的に示したブロッ
ク図である。

【００３８】この実施例の設計装置６０は、入力手段６
１、セルパターン記憶手段６３、レイアウト設計手段６
５、ネットリスト抽出手段６７、負荷容量比較手段６９
、セルパターン置き換え手段７１及び論理再検証手段７
３を具える。この設計装置６０で設計された回路パター
ンデータは任意の出力装置７５例えばパターンジェネレ
ーター等に出力させることが出来る。

【００３９】入力手段６１は設計しようとする半導体集
積回路の設計データを入力するためのものである。これ
は従来から用いられている手段で構成出来る。例えば、
キーボード及びディスプレイ、或は論理設計までを別途
の装置で行った場合は例えば磁気記録媒体用入力装置で
構成出来る。

【００４０】セルパターン記憶手段６３は出力用論理ゲ
ートパターンがＥ／Ｄゲートパターンで構成されている
セルパターン及び出力用論理ゲートパターンがスーパー
バッファゲートパターンで構成されているセルパターン
を含む多種類のセルパターンを格納している。例えばス
タンダードセル方式のセルパターンのライブラリで構成
出来る。

【００４１】レイアウト設計手段６５は記憶手段６３に
格納されている多種類のセルパターンを用い入力手段６
１から入力された設計データに対応する回路パターンを
レイアウト設計するものである。これも、従来公知の手
段で構成出来る。

【００４２】ネットリスト抽出手段６７はレイアウト設
計手段６５でレイアウト設計された回路パターンからネ
ットリストを抽出し比較しまたこの回路パターン中の各
セルパターンの負荷容量を抽出するものである。これも
、従来公知の手段で構成出来る。

【００４３】負荷容量比較手段６９は、レイアウト設計
手段が作成した回路パターン内の出力用論理ゲートパタ
ーンがＥ／Ｄゲートパターンとされている各セルパター
ンの負荷容量を、所定の値と比較するものである。機能
は独特であるが、構成は例えば従来公知の比較回路で良
い。必要に応じては出力用論理ゲートがＥ／Ｄゲートで
構成されていないセルパターンの負荷容量を所定値と比
較するものであっても良い。

【００４４】セルパターン置き換え手段７１は、出力用
論理ゲートがＥ／Ｄゲートで構成されているセルパター
ンの負荷容量Ｃｘ　が所定の値（例えば上述のＣｏ　）
より大きい場合このセルパターンをこれと同じ機能を有
し出力用論理ゲートがスーパーバッファゲートパターン
とされているセルパターンに置き換えるものである。例
えば、負荷容量比較手段６９からＣｘ　＞Ｃｏ　を示す
旨の信号を受けた場合に当該セルパターンと同じ機能を
有し出力用論理ゲートがスーパーバッファゲートパター
ンとされているセルパターンをセルパターン記憶手段６
３から読み出し回路パターン上のものと置き換える構成
とすれば良い。

【００４５】論理再検証手段７３は、ネットリストに対
しタイミング精度も含めた論理再検証を行う。これは、
従来公知の手段で構成出来る。

【００４６】この実施例の設計装置によれば、レイアウ
ト設計が終った回路パターン中の各セルパターンのうち
の負荷容量Ｃｘ　がＣｘ　＞Ｃｏ　となったセルパター
ンのみを、出力用論理ゲートがスーパーバッファゲート
で構成されたセルパターンに自動的に置き換えることが
出来る。このため、第一発明の設計方法を容易に実施す
ることが出来る。

【００４７】なお、実施例の設計装置では、レイアウト
設計手段でレイアウト設計された回路パターンの各セル
パターンの負荷容量Ｃｘ　を抽出する手段を装置内に有
する構成具体的には負荷容量抽出機能を有するネットリ
スト抽出手段を装置内に有する構成としていたが、負荷
容量Ｃｘ　及び又はネットリストは、設計装置外部で抽
出されるものとしても良い。

【００４８】また、図６の装置構成図では入力手段６１
に直接レイアウト設計手段６５が接続された構成として
いるが、これらの間に論理設計レビュー、論理・タイミ
ングシミュレーションを行う手段を設けるのが好適であ
る。さらに、図５の装置構成図では論理再検証手段７３
に出力手段７５が直接接続された構成としているが、こ
れらの間にデザインルールチェック、最終デザインレビ
ュチェックを行う手段を設けるのが好適である。

【００４９】

【発明の効果】上述した説明からも明らかなように、こ
の出願の第一発明の半導体装置の設計方法によれば、レ
イアウト設計で得た回路パターン中の出力用論理ゲート
がＥ／Ｄゲートで構成されているセルパターンの負荷容
量が所定値より大きい場合にこのセルパターンをこれと
同じ機能を有し出力用論理ゲートガスーパーバッファゲ
ートで構成されたセルパターンに置き換えることによっ
て、このセルパターンに起因する伝搬遅延時間を減少さ
せることが出来る。このため、論理再検証時に伝搬遅延
時間の問題で設計仕様から外れる機会が従来に比べ大幅
に減少するので、半導体集積回路の再設計の発生頻度は
従来より大幅に低減する。

【００５０】セルパターンの置き換えという操作が負荷
されることになるが、この操作はコンピュタによる自動
化が可能であることと、再設計に比べれば簡易な処理と
考えられることから、設計工程でマイナス要因になるこ
とはない。

【００５１】また、この出願の第二発明の設計装置は第
一発明の設計方法の実施を容易なものとする。

【図面の簡単な説明】

【図１】（Ａ）及び（Ｂ）は、この発明の半導体集積回
路の設計方法の実施例の説明に供する図であり、この発
明を実施する前と後に得られる各回路パターンを概略的
に示した図である。

【図２】実施例の設計方法の説明に供する流れ図である
。

【図３】実施例の設計方法の説明に供する図２に続く流
れ図である。

【図４】実施例の設計方法の説明に供する図３に続く流
れ図である。

【図５】セルパターンの説明に供する図である。

【図６】設計装置の実施例の説明に供するブロック図で
ある。

【図７】従来技術の説明に供する流れ図である。

【図８】従来技術の説明に供する図７に続く流れ図であ
る。

【図９】Ｅ／Ｄゲートの説明に供する図である。

【図１０】スーパーバッファゲートの説明に供する図で
ある。

【図１１】Ｅ／Ｄゲート、スーパーバッファゲート各々
の特性説明に供する図である。

【符号の説明】

Ａ〜Ｒ：出力用論理ゲートがＥ／Ｄゲートで構成された
セルパターン ４１：回路パターン　　　　　　　　　　　　　　４３
：配線パターンＣｓ　、Ｇｓ　、Ｈｓ　、Ｊｓ　、Ｎｓ
　：出力用論理ゲートがスーパーバッファゲートで構成
されたセルパターン５１：新たな回路パターン Ｊ１〜Ｊ６、Ｌ１〜Ｌ３：論理ゲート Ｊ５、Ｌ３：出力用論理ゲート ６０：実施例の設計装置　　　　　　　　　　６１：入
力手段６３：セルパターン記憶手段　　　　　　６５：
レイアウト設計手段 ６７：ネットリスト抽出手段　　　　　　６９：負荷容
量比較手段 ７１：セルパターン置き換え手段

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　出力用論理ゲートパターンがＥ／Ｄゲ
   ートパターンで構成されているセルパターンと、出力用
   論理ゲートパターンがスーパーバッファゲートパターン
   で構成されているセルパターンとを含む多種類のセルパ
   ターン群から、設計しようとする半導体集積回路に応じ
   セルパターンをレイアウト設計して回路パターンを得る
   工程及び該回路パターンの論理再検証を行う工程を含む
   半導体集積回路の設計方法において、レイアウト設計後
   で論理再検証前に、前記レイアウト設計で得た回路パタ
   ーンから抽出される出力用論理ゲートパターンがＥ／Ｄ
   ゲートパターンとされているセルパターンの信号出力の
   配線負荷容量を、所定の値と比較し、該負荷容量が前記
   所定の値より大きい場合は、前記回路パターン上の当該
   セルパターンを当該セルパターンと同じ機能を有し出力
   用論理ゲートパターンがスーパーバッファゲートパター
   ンとされているセルパターンに置き換えることを特徴と
   する半導体集積回路の設計方法。
2. 【請求項２】　　設計しようとする半導体集積回路の設
   計データを入力するための入力手段と、出力用論理ゲー
   トパターンがＥ／Ｄゲートパターンで構成されているセ
   ルパターン及び出力用論理ゲートパターンがスーパーバ
   ッファゲートパターンで構成されているセルパターンを
   含む多種類のセルパターンを格納している記憶手段と、
   前記記憶手段に格納されている前記多種類のセルパター
   ンを用い前記入力手段から入力された設計データに対応
   する回路パターンをレイアウト設計するレイアウト設計
   手段とを具える半導体集積回路の設計装置において、レ
   イアウト設計手段でレイアウト設計された回路パターン
   から当該設計装置又は外部装置により抽出される出力用
   論理ゲートパターンがＥ／Ｄゲートパターンとされてい
   る各セルパターンの信号出力の配線負荷容量を、所定の
   値と比較する負荷容量比較手段と、該負荷容量が前記所
   定の値より大きい当該セルパターンについては、前記回
   路パターン上の当該セルパターンを、前記セルパターン
   記憶手段に格納されている当該セルパターンと同じ機能
   を有し出力用論理ゲートがスーパーバッファゲートパタ
   ーンとされているセルパターンに置き換える、セルパタ
   ーン置き換え手段とを具えたことを特徴とする半導体集
   積回路の設計装置。