JPH04284643A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に超高集積メモリなどに適
用して有効な技術に関するものである。

【０００２】

【従来の技術】半導体集積回路の高集積化に伴って、加
工パターンがより微細になり、加工マージンが少なくな
り、半導体ウェハの結晶欠陥、製造プロセスでの付着異
物による欠陥などに起因して、その製造歩留りが低下す
る。このため、超高集積メモリなどでは、半導体チップ
上の欠陥素子を摘出し、この欠陥素子に接続した配線を
切断し、その代替素子に接続することが行われている。 すなわち、上記半導体チップ上の配線の切断、接続のた
め、レーザビーム、イオンビームなどの収束ビームを用
いて、半導体チップまたは半導体ウェハ基板上の当該個
所に前記ビームを照射して、その配線パターンを修正加
工するものである。

【０００３】上記の収束ビームによる半導体チップ上の
配線の切断、接続加工は、加工精度が不十分、加工速度
が遅いことの他、加工周囲へのダメージの問題がある。

【０００４】一方、半導体集積回路等の製造プロセスに
おいて、半導体基板に目的の集積回路パターンを転写す
る露光工程では、光による露光技術に代えて、株式会社
工業調査会、昭和６１年１１月１８日発行、「電子材料
」１９８６年１１月号別冊Ｐ１１０〜Ｐ１１４に記載さ
れているように、電子線によるパターンの描画によって
、半導体基板に塗布されているレジストを露光させる電
子線露光技術が用いられている。露光後、レジストを現
像し、それをマスクにして半導体基板を加工するもので
ある。

【０００５】半導体基板上の配線パターンと半導体チッ
プと接続の変更に関しては、ウェハ基板にチップとほぼ
同じ寸法の穴をあけ、その穴に別のチップを埋め込み、
ウェハとチップとをＡｌなどの金属膜で接続する方式が
提案されている。たとえば、「アイ・イー・イー・イー
、トランザクション　　オン　　コンピュータハイブリ
ッド　　アンド　　マニュファクチャー　　テクノロジ
ー、ボリューム１２．　Ｎｏ．２」１９８９年６月ｐｐ
１８５〜ｐｐ１９４（ＩＥＥＥ　Ｔｒａｎｓ．　ｏｎ　
Ｃｏｍｐ．，　Ｈｙｂ．，　ａｎｄ　Ｍａｎｕｆ．，Ｔ
ｅｃｈ．　Ｖｏｌ．１２，　Ｎｏ．２，　ＪＵＮＥ，　
１９８９　ｐｐ１８５〜ｐｐ１９４）参照。

【０００６】上記文献では、ウェハ上の配線パターンと
チップとの結線に、Ａｌスパッタなどの金属膜を用いて
いる。この金属膜上にフォトレジストを塗布し、別途製
作しておいた結線用マスクを用いて、露光、エッチング
することにより、結線する方式が示されている。

【０００７】

【発明が解決しようとする課題】上記の従来技術におい
ては、下記の課題が問題となることがはっきりしてきた
。

【０００８】半導体チップ上の欠陥素子を摘出するため
、半導体チップ上の接続パッドにプローブを当接する必
要があるが、プローブの当接によって半導体チップに表
面損傷を受け、微小異物が生じる。この点から、半導体
製造プロセス上、最も微細異物の影響を受けやすい露光
工程、配線用金属膜付け工程を行なうのは、問題が多い
。表面損傷した半導体チップ上に前記の電子線露光技術
などを用いようとすると、レジスト塗布膜厚の均一化、
配線金属膜の均一化、絶縁膜の均一化が困難となり、高
精度の加工が難しくなる。

【０００９】すなわち、半導体チップ上の欠陥素子を摘
出し、この欠陥素子に接続した配線を切断し、その代替
素子に接続する加工に対して、電子線露光技術などをそ
のまま用いる従来技術では、半導体チップ上の欠陥素子
を摘出する工程とそれによる微小異物の対策手法が問題
となる。

【００１０】上記課題を解決するため、半導体チップ上
の欠陥素子を摘出するためのテスト技術として、プロー
ブの当接による半導体チップに表面損傷の影響を受けな
いようにし、それによる微小異物の対策をすることが必
要となる。

【００１１】したがって、本発明の目的は、プローブの
当接による半導体集積回路素子への悪影響を与えること
なく、半導体集積回路装置の製造過程における不良部位
の検出および修正を行うことが可能な半導体集積回路装
置およびその製造技術を提供することにある。

【００１２】本発明の上記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１３】

【課題を解決するための手段】本願に於いて開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。

【００１４】すなわち、本発明の半導体集積回路装置お
よびその製造方法は、例えば、半導体ウェハのスクライ
ブライン上に半導体チップに接続されたパッドを形成し
、前記パッドにプローブを当接して、前記半導体チップ
の不良個所を摘出し、その後プローブの当接による表面
損傷したパッド部分をエッチング除去して、前記の不良
個所情報を基に、不良個所の半導体素子に接続する配線
の切断加工ならびに代替の半導体素子に接続する配線の
結線加工を行うようにしたものである。

【００１５】

【作用】上記した本発明の半導体集積回路装置およびそ
の製造方法によれば、半導体ウェハのスクライブライン
上に半導体チップに接続されたパッドを形成し、前記パ
ッドにプローブを当接して、前記半導体チップの不良個
所を摘出し、その後パッド部を除去した、前記の不良個
所情報を基に、不良個所の半導体素子に接続する配線の
切断加工ならびに代替の半導体素子に接続する配線の結
線加工を行うようにしたので、半導体チップ上の欠陥素
子を摘出するためのプローブの当接による被露光物上の
損傷とそれによる微小異物がなくなり、露光図形の露光
精度を損なうことがなくなる。

【００１６】また、上記した手段によれば、電子線等を
用いることで、被露光物上に前もって加工しておいた位
置と高さ検出用のマークを高精度に検出し、補正ができ
るので、マスクレス方式で被露光物上に加工することが
できる。

【００１７】

【実施例】図１および図２は、本発明になる半導体集積
回路装置が形成される半導体ウェハの要部を示す平面図
であり、図３は、その製造方法の要部の一例を工程順に
示す略断面図である。また、図４は、本実施例における
半導体集積回路装置の製造プロセスの一例を示すフロー
チャートである。

【００１８】図１に示すように、半導体ウェハ２００の
主面には、多数の半導体素子形成領域２０１が格子状に
配置されており、それぞれの半導体素子形成領域２０１
は、スクライブライン２０２によって互いに分離されて
いる。上記スクライブライン２０２上には、半導体素子
形成領域２０１に接続された多数のテスト用パッド２０
３が形成されている。上記テスト用パッド２０３は、半
導体素子形成領域２０１の内部配線５７後述の（図５参
照）と同一の製造工程で形成された同一の導電膜（Ａｌ
膜）により構成されている。

【００１９】また、図２に示すように、半導体ウェハ２
００の主面の余領域には、半導体素子形成領域２０１よ
りも小形のテスト用チップ２０４が形成されている。上
記テスト用チップ２０４は、スクライブライン２０２上
に形成された配線５７ａを通じて半導体素子形成領域２
０１に接続される。上記配線５７ａは、半導体素子形成
領域２０１の内部配線５７およびテスト用パッド２０３
と同一の製造工程で形成された同一の導電膜（Ａｌ膜）
により構成されている。上記テスト用チップ２０４の主
面には、半導体素子形成領域２０１に形成された集積回
路の動作状態をテストするためのテスト回路（テストパ
ターン発生回路、テスト結果解析回路）が形成されてい
る。上記テスト回路は、半導体素子形成領域２０１の主
面に集積回路を形成する工程で同時に形成される。

【００２０】上記のウェハプロセスが完了した半導体ウ
ェハ２００は、テスト工程に移され、プローブテストに
より、それぞれの半導体素子形成領域２０１の良否並び
に不良個所が判定される。上記プローブテストは、スク
ライブライン２０２上に設けた前記テスト用パッド２０
３にプローブを当接して行う。また、上記テスト用パッ
ド２０３を通じて、テスト用チップ２０４に実行命令を
与え、半導体素子形成領域２０１の良否並びに不良個所
をより詳細にテストする。

【００２１】その後、半導体素子形成領域２０１表面の
絶縁膜をマスクとして、スクライブライン２０２上に設
けた前記テスト用パッド２０３をエッチングにより除去
する。前記エッチングにウェットエッチングと洗浄プロ
セスを適用することにより、プローブテストでプローブ
の当接によるテスト用パッド２０３上の損傷とそれによ
る微小異物を除去できる。

【００２２】次に、上記のプローブテストの結果により
、半導体素子形成領域２０１の不良個所の半導体素子に
接続した配線の切断加工を行うため、半導体ウェハ２０
０上に電子線レジストを塗布する。前記レジストは、電
子線照射によって、レジスト高分子が分解するポジ型を
用いる。切断加工する面積が小さいので、ポジ型を用い
ることにより、電子線照射面積を少なくできる。

【００２３】ここで、図２４を参照しながら本実施例に
おける配線修正技術に用いられる電子線露光装置の概要
を簡単に説明する。

【００２４】半導体素子形成領域２０１を搭載した半導
体ウェハ２００は、水平面内において移動自在なＸＹス
テージなどからなり、試料台制御部１９によって制御さ
れる試料台１に搭載されている。半導体素子形成領域２
０１上には、電子線レジストが塗布されている。

【００２５】試料台１の上方には電子線源３が設けられ
ており、被加工物である複数の半導体素子形成領域２０
１に向けて電子線４が放射されるように構成されている
。

【００２６】電子線源３と試料台１との間には、ビーム
成形器５及び主偏向器７、副偏向器６、対物レンズ８等
からなる電子光学系が設けられている。

【００２７】電子線源３から放射される電子線４は成形
器５、主偏向器７、副偏向器６等を通過することによっ
て、被加工物である複数の半導体素子形成領域２０１上
の任意の位置に指定寸法のビームを照射するように構成
されている。

【００２８】制御計算機１６は、ハードディスク等の大
容量記憶装置からなる描画データ格納部２０、ＶＤＴ等
の入出力装置、ＣＰＵ等から成る。上記のプローブテス
トの結果により、各半導体素子形成領域２０１に対して
露光すべき図形情報が格納されており、制御プログラム
によって、適宜選択された図形情報が、必要に応じて、
高速なアクセスが可能なバッファメモリ１８へ転送され
るように構成されている。

【００２９】また、半導体ウェハ２００における半導体
素子形成領域２０１に対して、そのマーク位置座標、高
さは、露光に先立って、被露光物表面の該当する位置を
電子線４の照射によって発生する二次電子や反射電子を
電子検出器２４によって検出するか、光源２１からの光
２２で走査する際の反射光を光検出器２３によって検出
し、試料台１の位置をレーザ測長器２６によって測長す
ることで計測され、座標変換部２７において、例えば、
露光装置の基準座標系に座標変換される。そして、個々
の図形情報の露光に対応し、前記制御プログラムによっ
て、主偏向制御部１４、副偏向制御部１２を制御するよ
うに構成されている。

【００３０】露光される半導体素子形成領域２０１の高
さは、被露光物表面へ光２２を斜め照射し、その反射光
を検出できる。計測された領域毎のマーク位置の高さ情
報などは、必要に応じて、制御計算機１６に付属の高さ
情報格納部２８に格納される。

【００３１】演算部１１においては、バッファメモリ１
８に保持された図形情報を基に、電子線４のビーム形状
や偏向量などに関する制御信号が算出され、成形信号発
生部１０，成形器制御部９を介してのビーム成形器５の
制御、主偏向信号発生部１５，主偏向制御部１４、副偏
向信号発生部１３，副偏向制御部１２を介しての主偏向
器７、副偏向器６の制御、対物レンズ制御部１７を介し
ての対物レンズ８の制御が行われるものである。これら
の制御に際し、後述の領域毎に被露光物の位置、高さに
対応して、予め格納された補正係数がバッファメモリ２
５を介して選択的に読み出され、前記主偏向制御部１４
、副偏向制御部１２、対物レンズ制御部１７に与えられ
るように構成されている。

【００３２】本実施例の電子線露光装置では、プローブ
テストの結果より、半導体素子形成領域２０１に対応し
た所与の加工を指定する制御データである図形情報を抜
き出し指定する機能を持たせているが、これは、図形情
報を作成する別の計算機にて行っても良い。

【００３３】前記半導体素子形成領域２０１に対応して
、被露光物上の複数の位置合わせマーク及び高さを検出
するが、前者は電子線を用い、後者は光ビームを用いて
いる。電子線４の露光位置の補正は、上記に説明したよ
うに、主偏向制御部１４、副偏向制御部１２、対物レン
ズ制御部１７の制御にて行っている。そして、半導体素
子形成領域２０１で所与の露光を行う。

【００３４】上記の電子線露光により、分解したレジス
ト高分子を現像し、上記半導体素子形成領域２０１上の
絶縁膜をエッチング加工する。そして、絶縁膜に孔を形
成し、さらに、配線膜をエッチング除去する。これによ
り、半導体素子形成領域２０１の不良個所の半導体素子
に接続した配線の切断加工ができる。

【００３５】次に、上記のプローブテストの結果により
、半導体素子形成領域２０１の不良個所の代替となる半
導体素子との配線接続加工を行うため、半導体ウェハ２
００上に電子線レジストを塗布する。

【００３６】上記と同様に、電子線露光、絶縁膜のエッ
チング加工により、半導体素子形成領域２０１上の絶縁
膜に孔を形成する。そして、半導体ウェハ２００上に導
電膜を堆積する。再度、上記と同様に、前記の導電膜上
に電子線レジスト塗布、電子線露光、導電膜エッチング
加工し、配線形成する。その際に、半導体素子形成領域
２０１と外部との接続するためのパッドを半導体素子形
成領域２０１上に設ける。

【００３７】上記の方法は、多層配線した半導体集積回
路装置の下層配線の段階で適応できる。さらに、これを
繰り返しても問題はない。

【００３８】その後、半導体素子形成領域２０１上に保
護膜を堆積する。前記の半導体ウェハ２００をダイシン
グ加工して、半導体素子形成領域２０１を個別の半導体
チップに分離し、基板に装着して、ワイヤボンディング
などにより、半導体チップと基板とを結線して、半導体
チップをモールドし、半導体集積回路装置を作成する。

【００３９】次に、本発明の製造方法による、たとえば
バイポーラＬＳＩの製造過程の一例をさらに詳細に説明
する。

【００４０】図５は本実施例により製造されるバイポー
ラＬＳＩの要部断面図である。

【００４１】同図に示すように、本実施例のバイポーラ
ＬＳＩにおいては、例えばｐ型シリコンからなる半導体
チップ（半導体基板）４１の表面に例えばｎ＋　型の埋
め込み層４２が設けられ、この半導体チップ４１上に例
えばｎ型シリコンのエピタキシャル層４３が設けられて
いる。このエピタキシャル層４３の所定部分には例えば
ＳｉＯ２　膜のようなフィールド絶縁膜４４が設けられ
ており、これらによって素子間および素子内の各特性部
の分離が行われている。上記フィールド絶縁膜４４の下
方には、例えばｐ＋　型のチャネルストッパ領域４５が
設けられている。また、このフィールド絶縁膜４４で囲
まれた部分のエピタキシャル層４３中には、たとえばｐ
型の真性ベース領域４６及び例えばｐ＋　型のグラフト
ベース領域４７が設けられている。上記真性ベース領域
４６中にはｎ＋　型のエミッタ領域４８が設けられてい
る。このエミッタ領域４８と、上記真性ベース領域４６
と、該真性ベース領域４６の下方におけるエピタキシャ
ル層４３および埋め込み層４２から成るコレクタ領域と
によってｎｐｎ型のバイポーラトランジスタが構成され
ている。また同図中、符号４９は、埋め込み層４２と接
続されたｎ＋　型のコレクタ取り出し領域である。符号
５０は、上記フィールド絶縁膜４４に連設されているＳ
ｉＯ２　膜の如き絶縁膜であって、この絶縁膜５０には
上記グラフトベース領域４７、エミッタ領域４８及びコ
レクタ取り出し領域４９に対応して、それぞれ開口５０
ａ〜５０ｃが穿設されている。この開口５０ａ〜５０ｃ
を通じて上記グラフトベース領域４７に対して多結晶シ
リコン膜から成るベース引出し電極５１が接続されてい
るとともに、上記エミッタ領域４８上に多結晶シリコン
エミッタ電極５２が設けられている。なお、符号５３，
５４は、例えばＳｉＯ２　膜等の如き絶縁膜である。

【００４２】符号５５ａ〜５５ｃは、Ａｌ膜からなる第
１層目の配線であり、このうち配線５５ａは、絶縁膜５
４に設けられた開口５４ａを通じてベース引出し電極５
１に、配線５５ｂは開口５４ｂを通じて多結晶シリコン
エミッタ電極５２に、配線５５ｃは開口５４ｃ及び上記
開口５０ｃを通じてコレクタ取り出し領域４９にそれぞ
れ接続されている。また、符号５６はＳｉＮ膜とスピン
オングラス（ＳＯＧ）膜と、ＳｉＯ２　膜とからなる層
間絶縁膜であり、これを構成する上記各膜はプラズマＣ
ＶＤ法によって形成されたものである。この層間絶縁膜
５６の上層には、例えばＡｌ膜からなる第２層目の配線
５７が設けられており、この配線５７は上記層間絶縁膜
５６に開設されたスルーホール５６ａを通じて上記配線
５５ｃに接続されている。なお、このスルーホール５６
ａは、階段状の段差形状を有し、かかる形状によってス
ルーホール５６ａにおける配線５７のステップカバレー
ジの向上を図っている。符号５８は上記層間絶縁膜５６
と同様な層間絶縁膜であり、該層間絶縁膜５８の上層に
は、Ａｌ膜からなる第３層目の配線５９ａ〜５９ｃが配
設されている。

【００４３】ここで、本実施例の場合には、たとえば、
図３の（ａ）に示されるように、スルーホール５８ａの
形成や、上側の配線５９ａ，５９ｂ，５９ｃの形成に先
立って、テスト用パッド２０３を形成すべく、絶縁膜５
８に窓明けを行い、図示しないプローブをテスト用パッ
ド２０３に当接することによって、配線５７よりも下側
の回路構造の機能試験を実施し、欠陥の有無や欠陥位置
の情報を把握する。その後、同図（ｂ）に示されるよう
に、テスト用パッド２０３にライトエッチを施して、プ
ローブの当接による傷や異物などの除去を行う。そして
、前述の機能試験によって得られた欠陥情報に基づいて
、後述のような配線修正技術や冗長セルへの切り替えな
どによる設計（論理）変更を実施し、変更された当該設
計データに基づいて、スルーホール５８ａの開設位置の
変更、さらには配線５９ａ，５９ｂ，５９ｃ，５９ｄの
敷設経路の変更などを行って、当該欠陥による半導体素
子機能への致命的な悪影響を回避する。その後、同図（
ｃ）のように、絶縁膜６０によって、配線５９ａ，５９
ｂ，５９ｃ，５９ｄ、さらには、前述のテスト用パッド
の被覆保護を行う。

【００４４】配線５９ａは、上記層間絶縁膜５８に開設
されたスルーホール５８ａを通じて上記配線５７に接続
された構造を有している。符号６０は上記層間絶縁膜５
６，５８と同様な層間絶縁膜であり、該層間絶縁膜６０
の上層にはＡｌ膜からなる第４層目の配線６１ａ〜６１
ｃが配設されている。これらの配線６１ａ〜６１ｃは、
上記に説明した下層の各配線に比較して層厚が大となる
ように構成されており、該配線６１ａ〜６１ｃによって
大電流の供給が可能となっている。例えば本実施例では
層厚として２μｍを有しており、各配線６１ａ，６１ｂ
，６１ｃ間の溝幅は２μｍであり、したがってこの溝の
アスペクト比（溝の深さ／溝の幅）は１となり比較的大
きな値で構成されている。

【００４５】符号６２は、例えばＳｉＯ２　膜のような
表面平坦化用の絶縁膜であり、例えばＳｉＯ２　膜のバ
イアススパッタや、プラズマＣＶＤとスパッタエッチン
グとの組合せにより形成されたものである。この絶縁膜
６２によって上記配線６１ａ，６１ｂ，６１ｃ間の溝は
埋没されているため、絶縁膜６２の表面はほぼ平坦な状
態となっている。なお、絶縁膜６２としては、例えば常
圧ＣＶＤとスパッタエッチングの組合せにより形成され
たＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ　Ｇｌａ
ｓｓ）膜、ＢＳＧ（Ｂｏｒｏ−Ｓｉｌｉｃａｔｅ　Ｇｌ
ａｓｓ　）膜、ＢＰＳ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ−Ｓ
ｉｌｉｃａｔｅ　Ｇｌａｓｓ　）膜等のシリケートガラ
ス膜を用いることも可能である。この絶縁膜６２の上層
には、プラズマＣＶＤ法により形成されたＳｉＮ膜６３
が設けられている。ここで、上記絶縁膜６２の表面は上
記配線６１ａ〜６１ｃの間の溝を含めて平坦化されてい
るため、このＳｉＮ膜６３の表面も平坦化されている。 このため、ＳｉＮ膜６３の膜厚および膜質も比較的均一
化されている。したがって、後述の最上層の保護膜６５
も比較的平坦化された状態となり、水分等の侵入しにく
い耐湿性の高い半導体チップ構造となっている。そのた
め、ＬＳＩのパッケージとして非気密性封止型のパッケ
ージを用いることが可能となっている。

【００４６】上記ＳｉＮ膜６３の上層に形成されたＳｉ
Ｏ２　膜６４は、プラズマＣＶＤ法により形成されてお
り、この両膜６３および６４によってチップ保護用の保
護膜６５が構成されている。この場合、上記ＳｉＯ２　
膜６４は、上記保護膜６５に対する後述のクロム（Ｃｒ
）膜６６の接着性を確保するとともに、このＣｒ膜６６
のドライエッチング時に上記ＳｉＮ膜６３がエッチング
されてしまうことを防止するマスクとしての機能をも有
している。

【００４７】上記保護膜６５の一部には開口６５ａが開
設されており、この開口６５ａを通じて上記配線６１ｂ
上にはＣｒ膜６６が形成されている。さらに当該Ｃｒ膜
６６の上層には、銅（Ｃｕ）−錫（Ｓｎ）系の金属間化
合物層６７を台座として、鉛（Ｐｂ）−Ｓｎ合金系から
なる半田バンプ６８が設けられている。

【００４８】図６は上記図５で示されるバイポーラＬＳ
Ｉを封止したピングリッドアレイ（ＰＧＡ）型パッケー
ジを示す断面図である。

【００４９】同図で示すように、該ＰＧＡ型パッケージ
においては、例えばムライト（３Ａｌ２　Ｏ３　・２Ｓ
ｉＯ２　）からなるチップキャリア６９上に半導体チッ
プ４１が上記半田バンプ６８を用いて接続されている。 また、半導体チップ４１の上方には炭化珪素（ＳｉＣ）
からなるキャップ７０が半田からなるろう材７１を介し
て配置されており、上記キャップ７０とチップキャリア
６９の表面との間にはエポキシ樹脂等の樹脂７２が充填
されて半導体チップ４１を封止した構造となっている。 上記キャップ７０は直接ろう材７１によって半導体チッ
プ４１の背面（素子が形成されていない側の面）と対面
して接合されているため、半導体チップ４１からキャッ
プ７０への熱放散が効果的に行われる構造となっている
。なお、このようなパッケージを図示しないモジュール
基板等に実装する場合には、上記キャップ７０の上面に
さらに放熱フィン等を備えた構造としてもよい。なお、
図中、チップキャリア６９の下面より突出された符号７
３で示される入出力用ピンは、チップキャリア６９の内
部において形成された図示しない多層配線によって、上
記半田バンプ６８と導通されている。したがって、半導
体チップ４１は上記入出力用ピン７３を通じて駆動電源
および信号の入出力が可能な構造となっている。

【００５０】次に、以上に説明したバイポーラＬＳＩの
製造工程についてその一例を説明する。なお以下の工程
では層間絶縁膜６０を形成するまでの工程の説明は省略
する。

【００５１】図７に示すように、層間絶縁膜６０上に配
線６１ａ〜６１ｃを形成した後、ＳｉＯ２　のバイアス
スパッタあるいはプラズマＣＶＤとスパッタエッチング
の組合せによりＳｉＯ２　膜の如き絶縁膜６２を形成す
る。 既述のように、この絶縁膜６２の表面は比較的平坦化さ
れている。なお、配線６１ａ〜６１ｃ間の溝の深さおよ
び幅が例えばそれぞれ２μｍであるとすると、ＳｉＯ２
　膜のバイアススパッタを用いて絶縁膜６２を形成する
場合には、その膜厚が３．５μｍ程度で略平坦な表面を
得ることができる。またプラズマＣＶＤとスパッタエッ
チングとの組合せにより絶縁膜６２を形成する場合には
、その膜厚が１．５μｍ程度で略平坦な表面を得ること
ができる。

【００５２】次に、図８に示すように、プラズマＣＶＤ
法により、上記絶縁膜６２の上方に膜厚が５０００オン
グストロームのＳｉＮ膜６３を形成する。

【００５３】続いて図９に示すように、プラズマＣＶＤ
法により例えば膜厚が１μｍのＳｉＯ２　膜６４を形成
する。このようにして保護膜６５が形成される。

【００５４】続いて、図１０に示すように、保護膜６５
の所定部分をエッチング除去することにより、開口６５
ａを開設し、この部分に配線６１ｂの表面を露出させる
。さらに、上記露出表面上に蒸着等の手段によって膜厚
が２０００オングストローム程度のＣｒ膜６６、膜厚が
５００オングストローム程度のＣｕ膜７４、および膜厚
が１０００オングストローム程度のＡｕ（金）膜７５を
順次形成した後、これらの各膜７５，７４および６６を
エッチング処理により所定形状にパターンニングする。 このように３層の各膜を必要とする理由は、上記Ａｕ膜
７５は上記Ｃｕ膜７４の酸化を防止するためであり、上
記Ｃｕ膜７４は半田バンプ６８の下地との濡れ性を確保
するためである。また、上記Ａｕ膜７５及びＣｕ膜７４
のエッチング処理は、ウエットエッチングにより行い、
Ｃｒ膜６６のエッチングはＣＦ４　とＯ２　との混合流
体を用いたドライエッチングにより可能である。このド
ライエッチングの際には、上記ＳｉＯ２　膜６４がエッ
チングストッパー、すなわちマスクとして機能するため
、下層のＳｉＮ膜６３までもがエッチングされるのは防
止される。

【００５５】次に、図１１に示すように、上記ＳｉＯ２
　膜６４上に所定形状のレジストパターン７６を形成し
た後、例えば蒸着等の手段を通じてＰｂ膜７７およびＳ
ｎ膜７８を順次形成することにより、上記Ａｕ膜７５、
Ｃｕ膜７４及びＣｒ膜６６を覆った状態とする。これら
のＰｂ膜７７及びＳｎ膜７８の各膜厚の比率は、後に形
成される半田バンプ６８中のＳｎ含有率にしたがって選
択的に行う。

【００５６】続いて、上記レジストパターン７６を、そ
の上部に形成されたＰｂ膜７７及びＳｎ膜７８とともに
除去（いわゆるリフトオフ）した後、所定の温度で熱処
理を行う。これによって上記Ｐｂ膜７７とＳｎ膜７８と
が合金化して、前述の図５に示したような略球状のＰｂ
−Ｓｎ合金系の半田バンプ６８が得られる。このような
合金化の際には、さらにＳｎ膜７８中のＳｎが、上記Ｃ
ｕ膜７４中のＣｕと合金化することにより、半田バンプ
６８と上記Ｃｒ膜６６との間にＣｕ−Ｓｎ系の金属間化
合物層６７が形成される。これによって、半田バンプ６
８の半導体チップ４１上への接合強度が高められている
。なお、上記半田バンプ６８中には、実際には上記Ａｕ
膜７５からのＡｕ成分も微量ではあるが含有される結果
となっている。

【００５７】次に、本実施例の対象の一例であるＶＬＳ
Ｉ（Ｖｅｒｙ　Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒ
ａｔｉｏｎ）の半導体チップ内の構成について説明する
。

【００５８】本実施例における半導体チップ４１は、メ
インフレームコンピュータ（超高速コンピュータ）のＣ
ＰＵ部その他の論理演算及びメモリ素子として用いられ
るものである。したがって、多数の入出力端子が必要と
なり、２００端子程度までのものは従来のワイヤボンデ
ィング法によりチップキャリアに接続され、それ以上の
ものについては、図６で説明したようなＣＣＢ（Ｃｏｎ
ｔｒｏｌｌｅｄ−ｃｏｌｌａｐｓｅ　ＳｏｌｄｅｒＢｕ
ｍｐｓ）法等により接続される。

【００５９】半導体チップ４１のサイズは、１０ｍｍ〜
２０ｍｍ角の正方形あるいは長方形の板状で、その素子
形成主面にはＥＣＬ（Ｅｍｉｔｔｅｒ−Ｃｏｕｐｌｅｄ
　Ｌｏｇｉｃ　）回路あるいはその他必要に応じてＣＭ
ＯＳ（Ｃｏｍｐｌｅｍｅｎｔｒｙ　ＭＯＳ）回路が形成
されており、いわゆるゲートアレイと同様の設計・製造
方式により要求仕様に対応したチップ内構成が選択され
る。

【００６０】図１２は、このような半導体チップ上のＡ
ｌ第２〜第４層目配線の構成を説明するための上面模式
図である。同図において、６１は第４層メタル配線群Ａ
ｌ−４であり、主に同図Ｙ軸方向にチップ面を略縦断す
るように多数本設けられている。

【００６１】５９は第３層メタル配線群Ａｌ−３であり
、主に同図Ｘ軸方向に延設されている。５７は第２層メ
タル配線群Ａｌ−２であり、主に同図Ｙ軸方向に延設さ
れている。これらの各層Ａｌ配線群は、その一部だけを
図示したが、必要に応じてチップ上面全体に配設されて
いる。８１ａ〜８１ｇはそれぞれ、５０〜２００μｍ幅
の電源配線又は、基準電圧配線（ＥＣＬの場合は、ＶＥ
ＳＬ　＝−４Ｖ，ＶＥＥ＝−３Ｖ，ＶＴＴ＝−２Ｖ，Ｖ
ＣＣ１，ＶＣＣ２，ＶＣＣ３　＝０Ｖ）を示している。 また、８４Ｙは、それぞれが１０μｍ幅の第４層予備配
線ＡｌＳ−４で、ここでは半導体チップ４１の上面を略
縦断するように設けられている。

【００６２】８３ａ〜８３ｈは、５μｍピッチで３．５
μｍ幅のＡｌ−３であり、相互接続の必要に応じて配置
される。８３Ｘは、５ピッチ毎に設けられた略チップ上
面を横断するように延設された第３層予備配線ＡｌＳ−
３である。これらフローティングの予備配線は、ＡｌＳ
−３とＡｌＳ−４とによってチップ面の略全域を網羅で
きるように配設されている。８２ａ〜８２ｆは、５μｍ
ピッチで３．５μｍ幅のＡｌ−２であり、上記Ａｌ−３
と関連して相互接続の必要に応じて配置される。

【００６３】図１３は、配線修正プロセス、サポート用
ツールその他の配置を示すレイアウト図である。

【００６４】同図において、８５ａ及び８５ｂは、半導
体チップ４１上のパターンの原点と基準軸との角度θを
検出するための原点検出用パターンであり、上記で説明
したＡｌ−４により形成される。８６ａ，８６ｂ，８６
ｃ，８６は下層配線と半導体素子を検査するためのテス
トパッド領域であり、チップ上およびチップ間のスクラ
イブライン上にまたがっている。テストパッドは上記Ａ
ｌ−１またはＡｌ−２によって形成されている。

【００６５】同図中、８８ａ〜８８ｄは、それぞれ予備
ゲートセル、８９は配線修正履歴、製品仕様、品名、型
名等を記録するためにマークあるいはパターンを形成す
る記録領域であり、上層配線Ａｌ−３，Ａｌ−４によっ
て文字、記号等によって記録が行われる。

【００６６】図１４は予備ゲートセルの平面レイアウト
の内、Ａｌ−３よりなるアンテナ配線のみを示した平面
図である。

【００６７】同図において、９１ａ〜９１ｊは、それぞ
れアンテナ配線ＡｌＡ−３を示している。

【００６８】図１５は上記予備ゲートセルの内蔵素子及
びゲートの模式回路図である。

【００６９】同図において、ＳＲ１　およびＳＲ２　は
予備抵抗、ＳＧ１　およびＳＧ２　はＥＣＬ予備ゲート
を示している。

【００７０】次に、上記のようなゲートレベルにおいて
、本実施例の配線修正方法の各種パターンを説明する。 なお、以下に説明する各図はいずれもＥＣＬ回路の例で
ある。

【００７１】図１６は「入力Ｈｉｇｈクランプ」と呼ば
れる配線修正パターンを示す回路模式図であり、同図中
、Ｇ２　及びＧ３　は既配線ゲート（同図ではＯＲゲー
トを示している）、Ｉ４　〜Ｉ８　は各ゲートへの入力
配線、Ｏ２　およびＯ３　は各ゲートの出力配線、ＶＣ
Ｃは前述のＶＣＣ１　〜ＶＣＣ３　の内の一つである。 同図ではＩ４　の入力配線がＣ１　において切断され、
これが上層のＡｌ−３またはＡｌ−４よりなるジャンパ
修正配線Ｃ２　によってＶＣＣと接続され、ゲートＧ２
　の入力配線Ｉ４　が“Ｈｉｇｈ状態”にクランプされ
ている。このようなジャンパ修正配線Ｃ２　の形成につ
いて上層のＡｌ−３またはＡｌ−４が用いられるが、そ
の工程については後で詳述する。

【００７２】図１７は「逆出力使用」と称呼される配線
修正パターンを示す回路模式図であり、同図においてＧ
４　およびＧ５　は既配線ゲート、ＳＧは図１３の８８
ａ〜８８ｄの一つに対応する予備ゲートセル８８内の予
備ゲート（図１５のＳＧ１　及びＳＧ２　に対応する）
である。 また、Ｉ９　〜Ｉ１４及びＩ２４，Ｉ２５は各ゲートの
入力配線、Ｏ４　，Ｏ５　はそれぞれＧ４　及びＧ５　
の出力配線、Ｃ３　及びＣ４　は上記図１６で説明した
ものと同様のジャンパ修正配線である。

【００７３】図１８は、「予備ゲート追加」と称呼され
る修正パターンの模式回路図である。

【００７４】同図において、Ｇ６　〜Ｇ８　は既配線ゲ
ート、ＳＧは先の説明と同様に、予備ゲートセル８８内
の予備ゲート、Ｉ１５〜Ｉ２３はそれぞれのゲートの入
力配線、Ｏ５　はゲートＧ７　の出力配線、Ｃ５　〜Ｃ
７　はそれぞれジャンパ修正配線である。

【００７５】図１９は、図１２及び図１３に対応するチ
ップ主面の修正部分の上面拡大図である。同図において
、８１は比較的幅広いＡｌ−４で構成される電源配線（
基準電圧配線を含む）であり、８３ＸはＸ軸方向に延設
されるＡｌＳ−３すなわち第３層予備配線あるいは、Ａ
ｌ−３すなわち素子に連結済の第３層Ａｌ配線群の一つ
でもよい。また、８４ＹはＹ方向に延設するＡｌＳ−４
すなわち第４層Ａｌ予備配線、９７，９８（８４との交
差部），１００は、Ａｌ−４に形成された修正用接続配
線である。

【００７６】図２０は上記図１９のＸ−Ｘ線における断
面図である。同図において、５８は第３層の層間絶縁膜
、８３Ｘは第３層予備配線、６０は第４層の層間絶縁膜
、８１は電源配線、６５はファイナルパッシベーション
すなわち保護膜、８４Ｙは第４層予備配線である。

【００７７】同図において、９９は８１を修正加工され
たショート防止用の絶縁膜、９７，９８および１００は
８３Ｘおよび８３Ｙとの間を接続する修正用接続配線で
ある。

【００７８】図２１〜図２３はその他の修正技法を示し
ており、図２１は予備ゲートを用いた一例を示す平面図
、図２２はその要部拡大図、図２３は図２２のＸ−Ｘ線
における断面図である。

【００７９】図２１において、８８は予備ゲートセル、
９１ａ〜ｊはＡｌ−３からなるアンテナ配線で、それぞ
れ前述の図１５のＳＧ１　〜２　，ＳＲ１　〜２　のい
ずれかの端子にＡｌ−２及びＡｌ−１を介して接続され
ている。 また同図中、８１はＡｌ−４からなる電源配線、８４Ｙ
は第４層予備配線ＡｌＳ−４、８３Ｘは第３層予備配線
ＡｌＳ−３を示している。なお、図中１点鎖線の円形状
で囲まれた符号１０１で示す部分は配線修正を行う際の
要部であり、図２２および図２３で示す部分である。

【００８０】図２２における１０２および１０４はジャ
ンパ修正配線である。

【００８１】以上説明したように、本実施例の半導体集
積回路装置およびその製造方法によれば、多層配線構造
の形成過程における、より下層の配線の形成の段階で、
それまでに形成された素子構造の機能試験を実施し、欠
陥領域の有無や発生位置に応じて、以降の配線構造の敷
設の変更などを臨機応変に実施するので、たとえば、最
終保護膜を形成した後に、試験や配線修正などを実施す
る場合に比較して、欠陥を救済できる確率が遙かに高く
なり、半導体集積回路装置の歩留りを向上させることが
できる。このことは、超高集積度の半導体集積回路装置
において特に歩留り向上に有効となる。

【００８２】また、下層配線構造の形成過程で設けられ
るテスト用パッド２０３などは、用済み後、ライトエッ
チや洗浄などを施した後、絶縁膜によって保護されるの
で、損傷や異物の原因となることが防止される。

【００８３】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００８４】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００８５】すなわち、本発明になる半導体集積回路装
置の製造方法および半導体集積回路装置によれば、半導
体ウェハ上の半導体チップの良否判定並びに不良個所の
摘出のため、前記ウェハのスクライブライン上に半導体
チップに接続されたパッドを形成し、前記パッドにプロ
ーブを当接して、前記半導体チップの不良個所情報を得
て、その後、プローブの当接部分を含めてパッドを除去
し、洗浄処理して、不良個所の半導体素子に接続する配
線の切断加工を行い、必要により代替の半導体素子に接
続する配線の結線加工を行うようにしたので、プローブ
の当接による半導体チップに表面損傷を受けることがな
くなる。

【００８６】このため、半導体チップ上に前記の電子線
露光技術などを用いて、高精度の加工が実現できる。ま
た、スクライブライン上に形成したパッドは、従来のよ
うに半導体チップの信号入出力パッドだけでプローブテ
ストする場合と比べて、半導体チップの良否判定並びに
不良個所の摘出用として専用化したパッドとすることが
できるので、テスト効率を向上させることが可能となる
。

【００８７】さらに、多層配線した半導体集積回路装置
においては、下層配線の段階で半導体チップの素子の異
常の有無が分かり、上層配線で良好な素子を組合せ接続
するようにできるので、半導体集積回路装置の製造歩留
を大幅に向上させることができる。

【図面の簡単な説明】

【図１】本発明の半導体集積回路装置が形成される半導
体ウェハの要部を示す平面図である。

【図２】本発明の半導体集積回路装置が形成される半導
体ウェハの要部を示す平面図である。

【図３】その製造方法の要部の一例を工程順に示す略断
面図である。

【図４】本発明の一実施例である半導体集積回路装置の
製造プロセスの一例を示すフローチャートである。

【図５】本発明の半導体集積回路装置の一例であるバイ
ポーラＬＳＩの要部断面図である。

【図６】図５で示されるバイポーラＬＳＩを封止したピ
ングリッドアレイ（ＰＧＡ）型パッケージを示す断面図
である。

【図７】本発明の半導体集積回路装置の一例であるバイ
ポーラＬＳＩの部分断面図である。

【図８】本発明の半導体集積回路装置の一例であるバイ
ポーラＬＳＩの部分断面図である。

【図９】本発明の半導体集積回路装置の一例であるバイ
ポーラＬＳＩの部分断面図である。

【図１０】本発明の半導体集積回路装置の一例であるバ
イポーラＬＳＩの部分断面図である。

【図１１】本発明の半導体集積回路装置の一例であるバ
イポーラＬＳＩの部分断面図である。

【図１２】第２〜第４層目配線の構成を説明するための
平面図である。

【図１３】配線修正プロセス、サポート用ツールその他
の配置を示すレイアウト図である。

【図１４】予備ゲートセルの平面レイアウトの内、Ａｌ
　−３よりなるアンテナ配線のみを示した平面図である
。

【図１５】予備ゲートセルの内蔵素子及びゲートの模式
回路図である。

【図１６】配線修正パターンに対応した回路模式図であ
る。

【図１７】配線修正パターンを示す回路模式図である。

【図１８】配線修正パターンを示す模式回路図である。

【図１９】図１２及び図１３に対応するチップ主面の修
正部分の拡大平面図である。

【図２０】図１９のＸ−Ｘ線における断面図である。

【図２１】予備ゲートを用いた配線修正の一例を示す平
面図である。

【図２２】配線修正部分の要部を拡大して示す平面図で
ある。

【図２３】図２２のＸ−Ｘ線における断面図である。

【図２４】電子線描画装置の構成の一例を示すブロック
図である。

【符号の説明】

１　　試料台 ３　　電子線源 ４　　電子線 ５　　ビーム成形器 ６　　副偏向器 ７　　主偏向器 ８　　対物レンズ ９　　成形器制御部 １０　　成形信号発生部 １１　　演算部 １２　　副偏光制御部 １３　　副偏光信号発生部 １４　　主偏光制御部 １５　　主偏光信号発生部 １６　　制御計算機 １７　　対物レンズ制御部 １８　　バッファメモリ １９　　試料台制御部 ２０　　描画データ格納部 ２１　　光源 ２２　　光 ２３　　光検出器 ２４　　電子検出器 ２５　　バッファメモリ ２６　　レーザ測長器 ２７　　座標変換部 ２８　　高さ情報格納部 ４１　　半導体チップ ４２　　埋め込み層 ４３　　エピタキシャル層 ４４　　フィールド絶縁膜 ４５　　チャネルストッパ領域 ４６　　真性ベース領域 ４７　　グラフトベース領域 ４８　　エミッタ領域 ４９　　コレクタ取出し領域 ５０　　絶縁膜 ５０ａ　　開口 ５０ｂ　　開口 ５０ｃ　　開口 ５１　　ベース引出し電極 ５２　　多結晶シリコンエミッタ電極 ５３　　絶縁膜 ５４　　絶縁膜 ５５ａ配線 ５５ｂ配線 ５５ｃ配線 ５６ａ　　スルーホール ５６　　層間絶縁膜 ５７　　配線 ５７ａ　　配線 ５８　　層間絶縁膜 ５８ａ　　スルーホール ５９ａ　　配線 ５９ｂ　　配線 ５９ｃ　　配線 ５９ｄ　　配線 ６０　　層間絶縁膜 ６１ａ　　配線 ６１ｂ　　配線 ６１ｃ　　配線 ６２　　絶縁膜 ６３　　ＳｉＮ膜 ６４　　ＳｉＯ２　膜 ６５　　保護膜 ６５ａ　　開口 ６６　　Ｃｒ（クロム）膜 ６７　　金属間化合物層 ６８　　半田バンプ ６９　　チップキャリア ７０　　キャップ ７１　　ろう材 ７２　　樹脂 ７３　　入出力ピン ７４　　Ｃｕ膜 ７５　　Ａｕ（金）膜 ７６　　レジストパターン ７７　　Ｐｂ膜 ７８　　Ｓｎ膜 ８１　　電源配線 ８５ａ　　原点検出用パターン ８５ｂ　　原点検出用パターン ８６ａ　　テストパッド領域 ８６ｂ　　テストパッド領域 ８６ｃ　　テストパッド領域 ８８ａ　　予備ゲートセル ８８ｂ　　予備ゲートセル ８８ｃ　　予備ゲートセル ８８ｄ　　予備ゲートセル ８９　　記録領域 ９７　　修正用接続配線 ９８　　修正用接続配線 ９９　　絶縁膜 １００　　修正用接続配線 １０２　　ジャンパ修正配線 １０４　　ジャンパ修正配線 ２００　　半導体ウェハ ２０１　　半導体素子形成領域 ２０２　　スクライブライン ２０３　　テスト用パッド ２０４　　テスト用チップ

Claims (8)

【特許請求の範囲】
1. 【請求項１】　　半導体ウェハ上の半導体素子形成領域
   に絶縁膜と金属膜とから成る多層構造の配線を施すに際
   して、前記多層配線構造の下層配線の段階で半導体素子
   形成領域の素子構造に接続したテスト用パッドを形成し
   、前記パッドにプローブを当接して、前記半導体素子形
   成領域における不良個所情報を得て、この不良個所情報
   を基に、前記半導体素子形成領域の不良個所に接続する
   配線の切断加工並びに前記多層配線構造の上層配線加工
   を行うことを特徴とする半導体集積回路装置の製造方法
   。
2. 【請求項２】　　半導体ウェハ上のスクライブライン上
   に半導体素子形成領域の素子構造に接続されたパッドを
   形成し、前記パッドにプローブを当接して、前記半導体
   素子形成領域の不良個所情報を得て、この不良個所情報
   を基に、前記半導体素子形成領域の不良個所に接続する
   配線の切断加工を行い、必要に応じて代替の素子に接続
   する配線の結線加工行うことを特徴とする半導体集積回
   路装置の製造方法。
3. 【請求項３】　　半導体ウェハ上のスクライブライン上
   に半導体素子形成領域の素子構造に接続されたパッドを
   形成し、前記パッドにプローブを当接して、前記半導体
   ウェハの製造プロセス処理後に生じた設計情報を基に、
   前記半導体素子形成領域の変更個所に接続する配線の切
   断加工ならびに代替の素子に接続する配線の結線加工を
   行うことを特徴とする半導体集積回路装置の製造方法。
4. 【請求項４】　　前記半導体ウェハ上に一旦作成した前
   記パッドを、前記半導体素子形成領域をダイシング加工
   によって分離する前に、前記パッドの除去加工を行うこ
   とを特徴とする請求項１，２または３記載の半導体集積
   回路装置の製造方法。
5. 【請求項５】　　前記半導体ウェハ上の前記パッドは、
   前記半導体素子形成領域を半導体チップに分離する際に
   ダイシング加工される前記スクライブ領域の他、半導体
   製造プロセス評価のための検査パターンなどの前記半導
   体素子形成領域の機能と直接関係のないパターンが配置
   された領域に配置されることを特徴とする特許請求項１
   または２記載の半導体集積回路装置の製造方法。
6. 【請求項６】　　電子線直接描画法またはレーザ直接描
   画法を用いて、前記半導体素子形成領域における不良の
   素子構造に接続する配線の切断用パターン作成ならびに
   代替の素子構造に接続する配線の結線用パターン作成を
   行なうことを特徴とする請求項１記載の半導体集積回路
   装置の製造方法。
7. 【請求項７】　　半導体ウェハのスクライブライン上に
   形成され、半導体ウェハのダイシング加工の前に除去さ
   れるパッドと、前記パッドと前記半導体素子形成領域と
   の接続部分を覆う保護膜とを備えたことを特徴とする半
   導体集積回路装置。
8. 【請求項８】　　予備の論理ゲートおよび予備の配線構
   造を設けたことを特徴とする請求項７記載の半導体集積
   回路装置。