JPH04285794A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH04285794A
JPH04285794A JP3049673A JP4967391A JPH04285794A JP H04285794 A JPH04285794 A JP H04285794A JP 3049673 A JP3049673 A JP 3049673A JP 4967391 A JP4967391 A JP 4967391A JP H04285794 A JPH04285794 A JP H04285794A
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瀬田　克弘
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浩幸 原
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貴康 櫻井
Yoshinori Watanabe
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係り
、特にビット線分割方式を採用した半導体メモリ回路の
ビット線センスアンプに関する。
【０００２】
【従来の技術】一般に、大規模、大容量のメモリ集積回
路ではビット線分割方式を採用する場合がある。
【０００３】図３は、従来の二重ビット線方式のＣＭＯ
Ｓ型メモリ回路の一部を示しており、５１はメモリチッ
プ上の１ビット分のメモリ回路であり、５２はビット線
センスアンプである。上記１ビット分のメモリ回路５１
において、５３…はメモリセルアレイにおける複数のカ
ラムそれぞれのメインビット線ＭＢ…の読み出し出力を
それぞれ対応して選択するカラムセレクタであり、５４
は複数ビットのなかから１個のメモリ回路を選択するセ
レクタである。そして、上記カラムセレクタ５３の出力
は前記ビット線センスアンプ５２に入力する。上記各カ
ラムは、それぞれメモリセルアレイが複数のメモリセル
ブロック５５…に分けられており、上記各メモリセルブ
ロック５５…において、５６…はメモリセル、ＷＬは同
一行のメモリセル５６…に共通接続されたワード線、Ｌ
Ｂは同一列のメモリセル５６…に共通接続されたローカ
ルビット線、５７はローカルビット線ＬＢの読み出し出
力を選択するメモリセルブロックセレクタ（バッファ回
路）であり、その出力は対応するカラムの前記カラムセ
レクタ５３に入力する。
【０００４】ところで、前記メモリセル５６は駆動能力
が比較的小さいので、メモリセルブロック５５のメモリ
セル数が多いと、メモリセル５６が駆動する負荷容量（
寄生容量および配線容量）が大きくなり、読み出し速度
が遅くなるいう問題がある。そこで、メモリセル５６が
駆動する負荷容量が小さくなるようにメモリセルブロッ
ク５５のメモリセル数を少なくすると、メモリセル５６
の読み出し信号をビット線センスアンプ５２まで伝達さ
せるまでに通過しなければならないセレクタ数が多くな
り、読み出し速度が遅くなるいう問題がある。
【０００５】
【発明が解決しようとする課題】上記したように従来の
ビット線分割方式のＣＭＯＳ型の半導体メモリ回路は、
メモリセルの駆動能力が比較的小さい上にメモリセルが
駆動する負荷容量が大きいので、読み出し速度が遅くな
るという問題があった。本発明は上記の問題点を解決す
べくなされたもので、高速読み出しが可能になるビット
線分割方式の半導体記憶装置を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】本発明は、メモリセルア
レイにおける複数のカラムがそれぞれ複数のメモリセル
ブロックに分けられ、このメモリセルブロックのメモリ
セルからの読み出し出力をビット線センスアンプにより
センス増幅するビット線分割方式を採用した半導体記憶
装置において、上記ビット線センスアンプは、前記各メ
モリセルブロックにおける複数のメモリセルに共通接続
されたローカルビット線にそれぞれベース電極が接続さ
れ、それぞれのエミッタ電極が対応するカラムのメイン
ビット線に共通に接続され、それぞれのコレクタ電極が
第１の電源ノードに接続されたバイポーラ型の複数個の
第１のトランジスタと、前記カラムのメインビット線に
エミッタ電極が共通に接続され、ベース電極に基準バイ
アス電位が与えられるバイポーラ型の１個の第２のトラ
ンジスタと、上記第２のトランジスタのエミッタ電極と
第２の電源ノードとの間に接続された電流源と、上記第
２のトランジスタのコレクタ電極と前記第１の電源ノー
ドとの間に接続された負荷回路とを具備することを特徴
とする。なお、上記バイポーラ型トランジスタに代えて
ＭＯＳ型トランジスタを用いてもよい。
【０００７】
【作用】複数個の第１のトランジスタ、第２のトランジ
スタ、電流源および負荷回路からなる差動型のビット線
センスアンプは、メモリセルブロックのメモリセルから
の読み出し出力をセンス増幅すると共に、分割されたメ
インビット線を直接まとめる機能を持つ。従って、メモ
リセルの読み出し信号がセレクタを介することなく直接
にビット線センスアンプに入力するので、高速読み出し
が可能になる。特に、差動型のビット線センスアンプと
してバイポーラ型トランジスタを用いた場合には、配線
容量が大きいメインビット線を駆動能力の高いバイポー
ラ型トランジスタにより高速駆動でき、より高速の読み
出しが可能になる。
【０００８】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
【０００９】図１は、本発明の第１実施例に係る二重ビ
ット線方式のＢｉ（バイポーラ）−ＣＭＯＳ型のＳＲＡ
Ｍ（スタティック型ランダムアクセスメモリ）の一部を
示しており、図３に示した従来の半導体メモリ回路と比
べて、メモリセルアレイにおける複数のカラムがそれぞ
れ複数のメモリセルブロック１５…に分けられている点
は同じであるが、メモリセルブロックセレクタ５７、カ
ラムセレクタ５３を省略し、バイポーラ型の差動型のビ
ット線センスアンプ１４が用いられている点が異なる。
【００１０】即ち、上記差動型のビット線センスアンプ
１４は、各メモリセルブロック１５…における複数のメ
モリセル１６…に共通接続されたローカルビット線（出
力線）ＬＢにそれぞれベース電極が接続され、それぞれ
のエミッタ電極が対応するカラムのメインビット線ＭＢ
に共通に接続され、それぞれのコレクタ電極が第１の電
源ノード（本例では電源電位Ｖｃｃ）に接続された複数
個の第１のＮＰＮトランジスタ２１…と、複数のカラム
の各メインビット線ＭＢ…に共通にエミッタ電極が接続
され、ベース電極に基準バイアス電位Ｖｒｅｆ　が与え
られる１個の第２のＮＰＮトランジスタ２２と、上記第
２のＮＰＮトランジスタ２２のエミッタ電極と第２の電
源ノード（本例では接地電位Ｖｓｓ）との間に共通に接
続された電流源２３と、上記第２のＮＰＮトランジスタ
２２のコレクタ電極と前記第１の電源ノードとの間に接
続された負荷回路２４とからなる。
【００１１】なお、各メモリセルブロック１５のメモリ
セル数は、メモリセル１６の駆動能力、ローカルビット
線ＬＢの配線容量、ＳＲＡＭ全体の規模などにより決め
られる。
【００１２】上記実施例のＳＲＡＭにおいては、複数個
の第１のＮＰＮトランジスタ２１…、第２のＮＰＮトラ
ンジスタ２２、電流源２３および負荷回路２４により差
動型のビット線センスアンプ１４が構成されている。従
って、あるメモリセルブロック１５のあるメモリセル１
６に対応するワード線ＷＬが開き、上記メモリセル１６
からの読み出し信号によって上記メモリセルブロック１
５のローカルビット線ＬＢの電位が変化すると、この変
化が上記ローカルビット線ＬＢにベースが接続されてい
る第１のＮＰＮトランジスタ２１（差動型のビット線セ
ンスアンプ１４の差動対トランジスタの一方。）に入力
し、センス増幅される。即ち、例えばメモリセル１６か
らの読み出し信号によってローカルビット線ＬＢの電位
が“Ｌ”から“Ｈ”に変化すると、このローカルビット
線ＬＢにベースが接続されている第１のＮＰＮトランジ
スタ２１がオフ状態からオン状態に変化し、第２のＮＰ
Ｎトランジスタ２２がオン状態からオフ状態に変化し、
電流源２３の電流は上記第１のＮＰＮトランジスタ２１
に流れるようになり、第２のＮＰＮトランジスタ２２の
コレクタ出力は“Ｌ”から“Ｈ”に変化する。
【００１３】上記実施例のＳＲＡＭによれば、差動型の
ビット線センスアンプ１４は、複数のメモリセルブロッ
ク１５…からの読み出し信号がそれぞれ対応して差動対
トランジスタの一方の第１のトランジスタ２１…に入力
するので、ブロックセレクタ、カラムセレクタの機能を
持っており、従来例の半導体メモリ回路で必要としたブ
ロックセレクタ（図３中の５７）、カラムセレクタ（図
３中の５３）が不要になっている。従って、メモリセル
の読み出し信号がセレクタを介することなく直接にビッ
ト線センスアンプ１４に入力するので、高速読み出しが
可能になる。
【００１４】しかも、メモリセル１６が駆動する負荷容
量は、対応するメモリセルブロック１５のローカルビッ
ト線ＬＢの配線容量と、上記ローカルビット線ＬＢにつ
ながる他のメモリセル１６の寄生容量（ローカルビット
線ＬＢにＭＯＳトランジスタがつながっている場合には
、そのドレイン容量）に限られるので、小さくすること
が可能になる。そして、配線容量が大きいメインビット
線ＭＢを駆動能力の高いバイポーラ型トランジスタ２１
により高速駆動できるので、読み出しがより高速化され
る。
【００１５】図２は、図１の変形例を示しており、メモ
リセルブロック１５のローカルビット線ＬＢとオフセッ
ト電源ノードとの間にプルダウン用素子３１を付加接続
しており、その他は図１中と同じであるので同一符号を
付している。この回路では、ローカルビット線ＬＢの出
力振幅が、メモリセル１６とプルダウン用素子３１との
引き合いで決まる電位とオフセット電位Ｖｏｆｆｓｅｔ
との間に抑制されるので、読み出しをより高速に行なう
ことが可能になる。
【００１６】なお上記実施例では、差動型のビット線セ
ンスアンプ１４としてＮＰＮトランジスタを用いたが、
ＮＰＮトランジスタに代えてＮＭＯＳトランジスタを用
いてもよい。また、差動対トランジスタとして、ＰＮＰ
トランジスタあるいはＰＭＯＳトランジスタを用いると
共に電源電位の高低関係を逆にしてもよい。この場合、
図２の回路では、プルダウン用素子３１に代えてプルア
ップ用素子を用いることになる。
【００１７】また、本発明は上記実施例のＳＲＡＭに限
らず、ＤＲＡＭ（ダイナミック型ランダムアクセスメモ
リ）、多ポートメモリなど、各種のタイプの半導体メモ
リに適用可能である。
【００１８】
【発明の効果】上述したように本発明によれば、高速読
み出しが可能になるビット線分割方式の半導体記憶装置
を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施例に係るＳＲＡＭの一部を示す
回路図。
【図２】図１の変形例を示す回路図。
【図３】従来の二重ビット線方式のＣＭＯＳ型メモリ回
路の一部を示すメモリセルブロック図。
【符号の説明】
１４…差動型のビット線センスアンプ、１５…メモリセ
ルブロック、１６…メモリセル、２１…第１のトランジ
スタ、２２…第２のトランジスタ、２３…電流源、２４
…負荷回路、ＬＢ…ローカルビット線、ＭＢ…メインビ
ット線。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】　　メモリセルアレイにおける複数のカラ
    ムがそれぞれ複数のメモリセルブロックに分けられ、こ
    のメモリセルブロックのメモリセルからの読み出し出力
    をビット線センスアンプによりセンス増幅する半導体記
    憶装置において、上記ビット線センスアンプは、前記各
    メモリセルブロックにおける複数のメモリセルに共通接
    続されたローカルビット線にそれぞれのベース電極が接
    続され、それぞれのエミッタ電極が対応するカラムのメ
    インビット線に共通に接続され、それぞれのコレクタ電
    極が第１の電源ノードに接続されたバイポーラ型の複数
    個の第１のトランジスタと、前記カラムのメインビット
    線に共通にエミッタ電極が接続され、ベース電極に基準
    バイアス電位が与えられるバイポーラ型の１個の第２の
    トランジスタと、上記第２のトランジスタのエミッタ電
    極と第２の電源ノードとの間に接続された電流源と、上
    記第２のトランジスタのコレクタ電極と前記第１の電源
    ノードとの間に接続された負荷回路とを具備することを
    特徴とする半導体記憶装置。
  2. 【請求項２】　　メモリセルアレイにおける複数のカラ
    ムがそれぞれ複数のメモリセルブロックに分けられ、こ
    のメモリセルブロックのメモリセルからの読み出し出力
    をビット線センスアンプによりセンス増幅する半導体記
    憶装置において、上記ビット線センスアンプは、前記各
    メモリセルブロックにおける複数のメモリセルに共通接
    続されたローカルビット線にそれぞれのゲート電極が接
    続され、それぞれのソース電極が対応するカラムのメイ
    ンビット線に共通に接続され、それぞれのドレイン電極
    が第１の電源ノードに接続されたＭＯＳ型の複数個の第
    １のトランジスタと、前記カラムのメインビット線にソ
    ース電極が共通に接続され、ゲート電極に基準バイアス
    電位が与えられるＭＯＳ型の１個の第２のトランジスタ
    と、上記第２のトランジスタのソース電極と第２の電源
    ノードとの間に接続された電流源と、上記第２のトラン
    ジスタのドレイン電極と前記第１の電源ノードとの間に
    接続された負荷回路とを具備することを特徴とする半導
    体記憶装置。
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