JPH04285796A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH04285796A JPH04285796A JP3074487A JP7448791A JPH04285796A JP H04285796 A JPH04285796 A JP H04285796A JP 3074487 A JP3074487 A JP 3074487A JP 7448791 A JP7448791 A JP 7448791A JP H04285796 A JPH04285796 A JP H04285796A
- Authority
- JP
- Japan
- Prior art keywords
- cell array
- cells
- storage area
- word
- chip information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Dram (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置特に、
通常の記憶部分に加えて、半導体チップに関する等の情
報を蓄えるための余分の記憶領域をチップ内に備える記
憶装置に関する。ＥＰＲＯＭなどではそのシリコンシグ
ネチャーに関する情報（半導体チップに関する情報）を
チップ上の回路に記憶しており、必要時にこれを読出し
て使用する。
通常の記憶部分に加えて、半導体チップに関する等の情
報を蓄えるための余分の記憶領域をチップ内に備える記
憶装置に関する。ＥＰＲＯＭなどではそのシリコンシグ
ネチャーに関する情報（半導体チップに関する情報）を
チップ上の回路に記憶しており、必要時にこれを読出し
て使用する。
【０００２】
【従来の技術】図４に従来例を示す。１０はＥＰＲＯＭ
のセルアレイ、１２はそのワード線ＷＬの選択を行なう
ワードデコーダ、１４はビット線ＢＬの選択を行なうコ
ラムデコーダ（センスアンプを含む）、１６は周辺回路
で外部からアドレスＡＤＤと制御信号ＳＣ を取込み、
入／出力装置Ｉ／Ｏとデータの授受を行なう。例えば書
込みに際してはＳＣ として／ＷＥなどを、ＡＤＤとし
て書込みアドレスを、Ｉ／Ｏとして書込みデータを周辺
回路１６へ供給し、これでワードデコーダ１２にワード
線ＷＬを選択させ、コラムデコーダ１４にビット線ＢＬ
を選択させ、これらの交点部のメモリセルＭＣに上記書
込みデータを書込ませる。書込みデータの伝送経路はＩ
／Ｏ，１６，１４，ＢＬ，ＭＣである。また読出しに際
してはＳＣ として／ＷＥの反転を、ＡＤＤとして読出
しアドレスを与え、これでワードデコーダ、コラムデコ
ーダにワード線、ビット線の選択をさせ、これらの交点
部のメモリセルＭＣの記憶データをＢＬ，１４，１６，
Ｉ／Ｏの経路で取出す。
のセルアレイ、１２はそのワード線ＷＬの選択を行なう
ワードデコーダ、１４はビット線ＢＬの選択を行なうコ
ラムデコーダ（センスアンプを含む）、１６は周辺回路
で外部からアドレスＡＤＤと制御信号ＳＣ を取込み、
入／出力装置Ｉ／Ｏとデータの授受を行なう。例えば書
込みに際してはＳＣ として／ＷＥなどを、ＡＤＤとし
て書込みアドレスを、Ｉ／Ｏとして書込みデータを周辺
回路１６へ供給し、これでワードデコーダ１２にワード
線ＷＬを選択させ、コラムデコーダ１４にビット線ＢＬ
を選択させ、これらの交点部のメモリセルＭＣに上記書
込みデータを書込ませる。書込みデータの伝送経路はＩ
／Ｏ，１６，１４，ＢＬ，ＭＣである。また読出しに際
してはＳＣ として／ＷＥの反転を、ＡＤＤとして読出
しアドレスを与え、これでワードデコーダ、コラムデコ
ーダにワード線、ビット線の選択をさせ、これらの交点
部のメモリセルＭＣの記憶データをＢＬ，１４，１６，
Ｉ／Ｏの経路で取出す。
【０００３】このような記憶装置でチップ情報を、セル
アレイ１０などとは別の記憶手段１８に書込んでおき、
ある端子ピンを高電圧を印加する等の特殊操作によりチ
ップ情報ＣＩを読出す。チップ情報ＣＩは例えばこの記
憶装置のテストで使用され、この場合Ｉ／Ｏには記憶装
置の試験装置が接続されて、該ＣＩは１８，１６，Ｉ／
Ｏの経路で試験装置に取込まれてテスト方法の決定など
に用いられる。記憶手段１８は具体的にはマスクＲＯＭ
であり、記憶装置の製造段階でこれを作製し、データを
書込んでおく。
アレイ１０などとは別の記憶手段１８に書込んでおき、
ある端子ピンを高電圧を印加する等の特殊操作によりチ
ップ情報ＣＩを読出す。チップ情報ＣＩは例えばこの記
憶装置のテストで使用され、この場合Ｉ／Ｏには記憶装
置の試験装置が接続されて、該ＣＩは１８，１６，Ｉ／
Ｏの経路で試験装置に取込まれてテスト方法の決定など
に用いられる。記憶手段１８は具体的にはマスクＲＯＭ
であり、記憶装置の製造段階でこれを作製し、データを
書込んでおく。
【０００４】
【発明が解決しようとする課題】チップ情報は現状では
数バイト程度であり、大容量ではない。数バイトなら、
データ線は８本、１バイトとしても、８個の１ビット記
憶素子が数組あればよく、これらをセレクタによりデー
タ線へ接続し、バイト単位で読出すことができる。この
ようにチップ情報が小容量であれば回路的に記憶するこ
とで充分であるが、これらの情報は今後増えることが予
想される。数百バイト、数キロバイトと増えた場合は、
これらを周辺回路の一部として蓄える事は所要面積が大
になり、集積度の低下を招く恐れがある。本発明はかゝ
る点を改善し、所要面積をそれほど増加することなく、
大容量チップ情報を格納できるようにすることを目的と
するものである。
数バイト程度であり、大容量ではない。数バイトなら、
データ線は８本、１バイトとしても、８個の１ビット記
憶素子が数組あればよく、これらをセレクタによりデー
タ線へ接続し、バイト単位で読出すことができる。この
ようにチップ情報が小容量であれば回路的に記憶するこ
とで充分であるが、これらの情報は今後増えることが予
想される。数百バイト、数キロバイトと増えた場合は、
これらを周辺回路の一部として蓄える事は所要面積が大
になり、集積度の低下を招く恐れがある。本発明はかゝ
る点を改善し、所要面積をそれほど増加することなく、
大容量チップ情報を格納できるようにすることを目的と
するものである。
【０００５】
【課題を解決するための手段】図１に示すように本発明
では、チップ情報の記憶領域２０を通常のデータ記憶用
のセルアレイ１０に隣接して設ける。記憶領域２０のメ
モリセルはセルアレイ１０のそれと同じであり、同じビ
ット線ＢＬに接続し従ってコラムデコーダ１４により選
択される。図１（ａ）ではかゝるメモリセルが１ワード
線分設けられ、図１（ｂ）では複数ワード線分設けられ
る。
では、チップ情報の記憶領域２０を通常のデータ記憶用
のセルアレイ１０に隣接して設ける。記憶領域２０のメ
モリセルはセルアレイ１０のそれと同じであり、同じビ
ット線ＢＬに接続し従ってコラムデコーダ１４により選
択される。図１（ａ）ではかゝるメモリセルが１ワード
線分設けられ、図１（ｂ）では複数ワード線分設けられ
る。
【０００６】
【作用】この図１の構成では、大きな面積を必要とする
ことなく簡単に大容量のチップ情報記憶領域を作ること
ができる。例えばセルアレイ１０が１０２４×１０２４
＝１０４８５７６ビットとして、（ａ）では１ワード線
分であるから１０２４ビットの、また（ｂ）では４ワー
ド線分とすればその４倍の４０９６ビットの記憶領域が
簡単に得られる。
ことなく簡単に大容量のチップ情報記憶領域を作ること
ができる。例えばセルアレイ１０が１０２４×１０２４
＝１０４８５７６ビットとして、（ａ）では１ワード線
分であるから１０２４ビットの、また（ｂ）では４ワー
ド線分とすればその４倍の４０９６ビットの記憶領域が
簡単に得られる。
【０００７】これらのメモリセルを選択するに必要なコ
ラムデコーダは、通常のセルアレイ１０のコラムデコー
ダ１４を利用できるまた（ｂ）ではワード線選択もワー
ドデコーダ１２を利用してできる。（ａ）では記憶領域
２０のワード線ＷＬａ は、ワードデコーダでは選択し
ないが、ある端子ピンへ高電圧を加える等の特殊操作で
選択状態（Ｈレベル）にすることができる。また（ｂ）
ではワードデコーダ１２で記憶領域２０のワード線ＷＬ
ａ 〜ＷＬｎを選択するが、これも特殊操作で行なうこ
とができる。例えばある信号が入ったときワードデコー
ダ１２は、セルアレイ１０のワード線でなく記憶領域２
０のワード線を、入力アドレスビットに従って選択する
ようにすることができる。上記のある信号は、セルアレ
イのアドレスはＡ０ 〜Ａ１６としてその次のＡ１７ビ
ットとすることができる。記憶領域２０のメモリセルは
セルアレイ１０のメモリセルと全く同じでなくてもよく
、同じワード線、ビット線で選択できるものであればよ
い。勿論不揮発性である必要はある。
ラムデコーダは、通常のセルアレイ１０のコラムデコー
ダ１４を利用できるまた（ｂ）ではワード線選択もワー
ドデコーダ１２を利用してできる。（ａ）では記憶領域
２０のワード線ＷＬａ は、ワードデコーダでは選択し
ないが、ある端子ピンへ高電圧を加える等の特殊操作で
選択状態（Ｈレベル）にすることができる。また（ｂ）
ではワードデコーダ１２で記憶領域２０のワード線ＷＬ
ａ 〜ＷＬｎを選択するが、これも特殊操作で行なうこ
とができる。例えばある信号が入ったときワードデコー
ダ１２は、セルアレイ１０のワード線でなく記憶領域２
０のワード線を、入力アドレスビットに従って選択する
ようにすることができる。上記のある信号は、セルアレ
イのアドレスはＡ０ 〜Ａ１６としてその次のＡ１７ビ
ットとすることができる。記憶領域２０のメモリセルは
セルアレイ１０のメモリセルと全く同じでなくてもよく
、同じワード線、ビット線で選択できるものであればよ
い。勿論不揮発性である必要はある。
【０００８】
【実施例】図１の記憶装置を更に説明すると、この記憶
装置のデータ線は本例では８本で、セルアレイ１０への
書込み／読取りはバイト単位で行なわれる。これに合わ
せて記憶領域２０の書込み／読取りもバイト単位で行な
われ、選択セル群の変更は図１（ａ）ではコラムアドレ
スを変えることにより、また図１（ｂ）ではこれに加え
てワードアドレスを変えることにより行なわれる。
装置のデータ線は本例では８本で、セルアレイ１０への
書込み／読取りはバイト単位で行なわれる。これに合わ
せて記憶領域２０の書込み／読取りもバイト単位で行な
われ、選択セル群の変更は図１（ａ）ではコラムアドレ
スを変えることにより、また図１（ｂ）ではこれに加え
てワードアドレスを変えることにより行なわれる。
【０００９】記憶領域２０へのアクセスのための特殊操
作の一方式はある端子ピンへの高電圧印加であるが、図
２（ａ）では該端子ピンとしてアドレス端子ピンを使用
する。即ち本例の記憶装置にはＶＳＳ端子、ＶＣＣ端子
、／ＣＥ端子、１６ビットのアドレスの各端子Ａ０ 〜
Ａ１６、及び８ビットデータ入出力用の各端子Ｉ／Ｏ０
〜７があるが、チップ情報リード時にはこれらのうちの
Ａ１６端子に高電圧を印加して記憶領域２０を選択する
。また図２（ｂ）では記憶領域２０用の特別の端子／Ｃ
Ｉを設け、通常はこの端子にＨレベルを印加するが、記
憶領域２０へのアクセス時には該端子にＬレベルを印加
する。
作の一方式はある端子ピンへの高電圧印加であるが、図
２（ａ）では該端子ピンとしてアドレス端子ピンを使用
する。即ち本例の記憶装置にはＶＳＳ端子、ＶＣＣ端子
、／ＣＥ端子、１６ビットのアドレスの各端子Ａ０ 〜
Ａ１６、及び８ビットデータ入出力用の各端子Ｉ／Ｏ０
〜７があるが、チップ情報リード時にはこれらのうちの
Ａ１６端子に高電圧を印加して記憶領域２０を選択する
。また図２（ｂ）では記憶領域２０用の特別の端子／Ｃ
Ｉを設け、通常はこの端子にＨレベルを印加するが、記
憶領域２０へのアクセス時には該端子にＬレベルを印加
する。
【００１０】図３は他の実施例を示す。図１ではチップ
情報用の記憶領域２０はワード線方向に設けるが、図３
（ａ）ではビット線方向に設ける。記憶領域２０の容量
は１ワード線分または複数ワード線分とする。セルアレ
イ１０はやはり１０２４×１０２４ビットとすると、記
憶領域２０の容量は１ワード線分で１０２４ビット、複
数ワード線分でその複数倍である。記憶領域２０のセル
選択は、前者ならワードアドレスを変えて、後者ならワ
ードアドレスとコラムアドレスを変えて行なう。記憶領
域２０のセルはセルアレイ１０のセルと同じでないこと
もあり、この場合セルアレイ１０のセルより大型である
こともある。例えばセルアレイ１０のメモリセルはＳＲ
ＡＭまたはＤＲＡＭセル、記憶領域２０のメモリセルは
ＥＰＲＯＭセル、などの場合がそれである。大型である
と同じピッチで配列するのは容易でない。図３（ｂ）は
かゝる場合に対処するもので、記憶領域２０ではセルア
レイ１０のワード線のうち、２本に１本しか記憶領域２
０へ延びない。このようにすれば記憶領域２０ではスペ
ースが広くなるから、大型のメモリセルも充分収容でき
る。この場合、記憶領域２０をアクセスするワードアド
レスは、セルアレイ１０をアクセスするそれに比べて、
例えば最下位のワードアドレスビットを除いたものとす
ればよい。
情報用の記憶領域２０はワード線方向に設けるが、図３
（ａ）ではビット線方向に設ける。記憶領域２０の容量
は１ワード線分または複数ワード線分とする。セルアレ
イ１０はやはり１０２４×１０２４ビットとすると、記
憶領域２０の容量は１ワード線分で１０２４ビット、複
数ワード線分でその複数倍である。記憶領域２０のセル
選択は、前者ならワードアドレスを変えて、後者ならワ
ードアドレスとコラムアドレスを変えて行なう。記憶領
域２０のセルはセルアレイ１０のセルと同じでないこと
もあり、この場合セルアレイ１０のセルより大型である
こともある。例えばセルアレイ１０のメモリセルはＳＲ
ＡＭまたはＤＲＡＭセル、記憶領域２０のメモリセルは
ＥＰＲＯＭセル、などの場合がそれである。大型である
と同じピッチで配列するのは容易でない。図３（ｂ）は
かゝる場合に対処するもので、記憶領域２０ではセルア
レイ１０のワード線のうち、２本に１本しか記憶領域２
０へ延びない。このようにすれば記憶領域２０ではスペ
ースが広くなるから、大型のメモリセルも充分収容でき
る。この場合、記憶領域２０をアクセスするワードアド
レスは、セルアレイ１０をアクセスするそれに比べて、
例えば最下位のワードアドレスビットを除いたものとす
ればよい。
【００１１】
【発明の効果】以上説明したように本発明では、簡単に
大容量のチップ情報格納用記憶領域を確保することがで
きる。格納情報が大容量になるとメモリセルはマトリク
ス状に配列するのが有利であるが、この場合は該マトリ
クスの縦／横線（ワード／ビット線）を選択するデコー
ダが必要になるが、本発明ではこれらは既設のメモリセ
ルアレイのそれを利用するので、この点でも所要面積の
節減ができる。
大容量のチップ情報格納用記憶領域を確保することがで
きる。格納情報が大容量になるとメモリセルはマトリク
ス状に配列するのが有利であるが、この場合は該マトリ
クスの縦／横線（ワード／ビット線）を選択するデコー
ダが必要になるが、本発明ではこれらは既設のメモリセ
ルアレイのそれを利用するので、この点でも所要面積の
節減ができる。
【図１】本発明の原理図である。
【図２】本発明の実施例の説明図である。
【図３】本発明の他の実施例の説明図である。
【図４】従来例の説明図である。
１０ セルアレイ
１２ ワードデコーダ
１４ コラムデコーダ
１６ 周辺回路
２０ 記憶領域
ＷＬ ワード線
ＢＬ ビット線
Claims (4)
- 【請求項１】 チップ情報を具備する半導体記憶装置
において、データ記憶用のセルアレイ（１０）に隣接し
て、該セルアレイのセルと同種のセル群を有し、特殊操
作を施すことで該セルアレイのワードデコーダ（１２）
及び又はコラムデコーダ（１４）でアクセス可能な記憶
領域（２０）を設け、該記憶領域のセルにチップ情報を
書込んでおき、特殊操作でそれを読出し可能にしたこと
を特徴とする半導体記憶装置。 - 【請求項２】 記憶領域（２０）は、セルアレイのワ
ード線方向に延び、該セルアレイの１または複数ワード
線分のメモリセルを有することを特徴とする請求項１記
載の半導体記憶装置。 - 【請求項３】 記憶領域（２０）は、セルアレイのビ
ット線方向に延び、該セルアレイの１または複数ビット
線分のメモリセルを有することを特徴とする請求項１記
載の半導体記憶装置。 - 【請求項４】 記憶領域（２０）へはセルアレイのワ
ード線が１ないし複数本置きに延び、該記憶領域のセル
密度はセルアレイのセル密度の複数分の１であることを
特徴とする請求項３記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3074487A JPH04285796A (ja) | 1991-03-14 | 1991-03-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3074487A JPH04285796A (ja) | 1991-03-14 | 1991-03-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04285796A true JPH04285796A (ja) | 1992-10-09 |
Family
ID=13548698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3074487A Pending JPH04285796A (ja) | 1991-03-14 | 1991-03-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04285796A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013030269A (ja) * | 2012-11-08 | 2013-02-07 | Spansion Llc | 不揮発性記憶装置 |
| JP2015179561A (ja) * | 2015-06-10 | 2015-10-08 | ラピスセミコンダクタ株式会社 | 半導体記憶装置 |
-
1991
- 1991-03-14 JP JP3074487A patent/JPH04285796A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013030269A (ja) * | 2012-11-08 | 2013-02-07 | Spansion Llc | 不揮発性記憶装置 |
| JP2015179561A (ja) * | 2015-06-10 | 2015-10-08 | ラピスセミコンダクタ株式会社 | 半導体記憶装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010424 |