JPH04286214A - 位相同期回路の同期外れ検出回路 - Google Patents
位相同期回路の同期外れ検出回路Info
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- JPH04286214A JPH04286214A JP3074776A JP7477691A JPH04286214A JP H04286214 A JPH04286214 A JP H04286214A JP 3074776 A JP3074776 A JP 3074776A JP 7477691 A JP7477691 A JP 7477691A JP H04286214 A JPH04286214 A JP H04286214A
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- Japan
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- clock
- circuit
- frequency
- divided
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、装置間あるいはプリン
ト基板間等のインタフェースで、マスタ側とスレーブ側
のクロック系の位相同期を行う位相同期回路（ＰＬＬ）
においてＰＬＬスリップエラー等の同期外れが発生した
時にこれを検出するための同期外れ検出回路に関するも
のである。
ト基板間等のインタフェースで、マスタ側とスレーブ側
のクロック系の位相同期を行う位相同期回路（ＰＬＬ）
においてＰＬＬスリップエラー等の同期外れが発生した
時にこれを検出するための同期外れ検出回路に関するも
のである。
【０００２】
【従来の技術】従来のＰＬＬ回路における異常の検出方
法としてはマスタクロック断を検出した時のみアラーム
をあげる方法があるが、ＰＬＬスリップエラー等を直接
に検出する手段はなかった。そのためＰＬＬ回路でＰＬ
Ｌスリップエラー等が発生した場合には、そのスリップ
エラーが原因で発生する下流側回路のアラームにより間
接的にＰＬＬ回路でＰＬＬスリップエラーが発生したと
判断していた。
法としてはマスタクロック断を検出した時のみアラーム
をあげる方法があるが、ＰＬＬスリップエラー等を直接
に検出する手段はなかった。そのためＰＬＬ回路でＰＬ
Ｌスリップエラー等が発生した場合には、そのスリップ
エラーが原因で発生する下流側回路のアラームにより間
接的にＰＬＬ回路でＰＬＬスリップエラーが発生したと
判断していた。
【０００３】
【発明が解決しようとする課題】したがって、ＰＬＬス
リップエラーが発生してスレーブ側の回路で何らかのエ
ラーが発生した場合、スレーブ側の回路単独で発生した
エラーか、ＰＬＬスリップエラー等が原因で発生したエ
ラーかの切り分けができない場合があり、そのような場
合には適切な障害対処ができず、信頼性の面で問題があ
った。
リップエラーが発生してスレーブ側の回路で何らかのエ
ラーが発生した場合、スレーブ側の回路単独で発生した
エラーか、ＰＬＬスリップエラー等が原因で発生したエ
ラーかの切り分けができない場合があり、そのような場
合には適切な障害対処ができず、信頼性の面で問題があ
った。
【０００４】本発明はかかる問題点に鑑みてなされたも
のであり、その目的とするところは、ＰＬＬ回路におけ
る位相同期外れを直接的に検出することによりエラー発
生原因の切り分け等を可能にして高信頼性の回路を実現
することにある。
のであり、その目的とするところは、ＰＬＬ回路におけ
る位相同期外れを直接的に検出することによりエラー発
生原因の切り分け等を可能にして高信頼性の回路を実現
することにある。
【０００５】
【課題を解決するための手段】図１は本発明に係る原理
説明図である。本発明に係る位相同期回路の同期外れ検
出回路は、一つの形態として、図１の〔Ａ〕に示される
ように、入力される基準側クロックと内部の制御発振器
で発生される従属側クロックとを位相比較してその比較
結果に応じて制御発振器の発振周波数を制御することで
位相同期を行う位相同期回路における同期外れ検出回路
であって、基準側クロックを分周して分周基準クロック
を出力する基準側分周器１１と、従属側クロックを分周
して分周従属クロックを出力する従属側分周器１２と、
分周基準クロックおよび分周従属クロックのうちの一方
のクロックのエッジ位置で他方のクロックの論理レベル
を検出することでその変化を検出して同期外れ検出信号
を生成する変化点検出回路１３とを備えたものである。
説明図である。本発明に係る位相同期回路の同期外れ検
出回路は、一つの形態として、図１の〔Ａ〕に示される
ように、入力される基準側クロックと内部の制御発振器
で発生される従属側クロックとを位相比較してその比較
結果に応じて制御発振器の発振周波数を制御することで
位相同期を行う位相同期回路における同期外れ検出回路
であって、基準側クロックを分周して分周基準クロック
を出力する基準側分周器１１と、従属側クロックを分周
して分周従属クロックを出力する従属側分周器１２と、
分周基準クロックおよび分周従属クロックのうちの一方
のクロックのエッジ位置で他方のクロックの論理レベル
を検出することでその変化を検出して同期外れ検出信号
を生成する変化点検出回路１３とを備えたものである。
【０００６】また本発明に係る位相同期回路の同期外れ
検出回路は、他の形態として、図１の〔Ｂ〕に示される
ように、入力される基準側クロックと内部の制御発振器
で発生される従属側クロックとを位相比較してその比較
結果に応じて制御発振器の発振周波数を制御することで
位相同期を行う位相同期回路における同期外れ検出回路
であって、基準側クロックの逓倍クロックを生成する逓
倍クロック生成回路１４と、逓倍クロックのエッジ位置
で基準側クロックを打ち直して打直しクロックを生成す
る打直しクロック生成回路１５と、ラッチクロックの論
理レベルを従属側クロックのエッジ位置で検出すること
でその変化を検出して同期外れ検出信号を生成する変化
点検出回路１６とを備えたものである。
検出回路は、他の形態として、図１の〔Ｂ〕に示される
ように、入力される基準側クロックと内部の制御発振器
で発生される従属側クロックとを位相比較してその比較
結果に応じて制御発振器の発振周波数を制御することで
位相同期を行う位相同期回路における同期外れ検出回路
であって、基準側クロックの逓倍クロックを生成する逓
倍クロック生成回路１４と、逓倍クロックのエッジ位置
で基準側クロックを打ち直して打直しクロックを生成す
る打直しクロック生成回路１５と、ラッチクロックの論
理レベルを従属側クロックのエッジ位置で検出すること
でその変化を検出して同期外れ検出信号を生成する変化
点検出回路１６とを備えたものである。
【０００７】
【作用】前者の同期外れ検出回路においては、基準側分
周器１１で基準側クロックを分周し、また従属側分周器
１２で従属側クロックを分周し、その各分周クロック変
化点検出回路１３で比較することで両者の位相差を検出
して同期外れを判定する。
周器１１で基準側クロックを分周し、また従属側分周器
１２で従属側クロックを分周し、その各分周クロック変
化点検出回路１３で比較することで両者の位相差を検出
して同期外れを判定する。
【０００８】後者の同期外れ検出回路においては、逓倍
クロック生成回路１４で基準側クロックの逓倍クロック
を生成し、この逓倍クロックを用いて打直しクロック生
成回路１５で基準側クロックを打ち直し、その打ち直し
たクロックと従属側クロックの位相を変化点検出回路１
６で比較することで、両者の位相差を検出して同期外れ
を判定する。
クロック生成回路１４で基準側クロックの逓倍クロック
を生成し、この逓倍クロックを用いて打直しクロック生
成回路１５で基準側クロックを打ち直し、その打ち直し
たクロックと従属側クロックの位相を変化点検出回路１
６で比較することで、両者の位相差を検出して同期外れ
を判定する。
【０００９】
【実施例】以下、図面を参照して本発明の実施例を説明
する。なお、以下の各図において同一の参照番号が付さ
れた回路は同一機能の回路を表すものとする。
する。なお、以下の各図において同一の参照番号が付さ
れた回路は同一機能の回路を表すものとする。
【００１０】図２には本発明の一実施例としてのＰＬＬ
回路の同期外れ検出回路が示される。この実施例はＰＬ
Ｌスリップエラーを検出する回路に本発明を適用したも
のである。図中、ＭＣＬＫは数ＭＨｚ〜数１０ＭＨｚの
マスタクロック、ＳＣＬＫはスレーブ側の電圧制御発振
器４で発生される数ＭＨｚ〜数１０ＭＨｚのスレーブク
ロックである。マスタクロックＭＣＬＫはＰＬＬ回路の
基準的なクロックとなるものであり、一方、スレーブク
ロックＳＣＬＫはマスタクロックＭＣＬＫに位相同期し
た従属的なクロックとなる。
回路の同期外れ検出回路が示される。この実施例はＰＬ
Ｌスリップエラーを検出する回路に本発明を適用したも
のである。図中、ＭＣＬＫは数ＭＨｚ〜数１０ＭＨｚの
マスタクロック、ＳＣＬＫはスレーブ側の電圧制御発振
器４で発生される数ＭＨｚ〜数１０ＭＨｚのスレーブク
ロックである。マスタクロックＭＣＬＫはＰＬＬ回路の
基準的なクロックとなるものであり、一方、スレーブク
ロックＳＣＬＫはマスタクロックＭＣＬＫに位相同期し
た従属的なクロックとなる。
【００１１】マスタクロック分周部１は、マスタクロッ
クＭＣＬＫをＮ分周して数ｋＨｚ（一般には８ｋＨｚ）
のマスタ分周クロックｍＣＬＫを生成するものである。 スレーブクロック分周部５は、スレーブクロックＳＣＬ
ＫをＭ分周して数ｋＨｚ（一般には８ｋＨｚ）のスレー
ブ分周クロックｓＣＬＫを生成するものである。位相比
較部２は、マスタ分周クロックｍＣＬＫとスレーブ分周
クロックｓＣＬＫとの位相比較を行って位相差を検出し
て位相差信号を生成する。この位相差信号は低域フィル
タ部３を通って制御電圧となって電圧制御発振器４の制
御入力端子に入力される。電圧制御発振器４はこの制御
電圧に応じた周波数のスレーブクロックＳＣＬＫを発生
する。エラー検出部６はマスタ分周クロックｍＣＬＫと
スレーブ分周クロックｓＣＬＫが入力され、両者の位相
スリップを検出してそれに基づきＰＬＬスリップエラー
信号を生成し出力する回路である。
クＭＣＬＫをＮ分周して数ｋＨｚ（一般には８ｋＨｚ）
のマスタ分周クロックｍＣＬＫを生成するものである。 スレーブクロック分周部５は、スレーブクロックＳＣＬ
ＫをＭ分周して数ｋＨｚ（一般には８ｋＨｚ）のスレー
ブ分周クロックｓＣＬＫを生成するものである。位相比
較部２は、マスタ分周クロックｍＣＬＫとスレーブ分周
クロックｓＣＬＫとの位相比較を行って位相差を検出し
て位相差信号を生成する。この位相差信号は低域フィル
タ部３を通って制御電圧となって電圧制御発振器４の制
御入力端子に入力される。電圧制御発振器４はこの制御
電圧に応じた周波数のスレーブクロックＳＣＬＫを発生
する。エラー検出部６はマスタ分周クロックｍＣＬＫと
スレーブ分周クロックｓＣＬＫが入力され、両者の位相
スリップを検出してそれに基づきＰＬＬスリップエラー
信号を生成し出力する回路である。
【００１２】図３には上述の位相比較部２とエラー検出
部６の詳細な構成が示される。位相比較部２はＮＯＴ回
路とＮＡＮＤ回路からなる微分回路２１、およびＤ形フ
リップフロップ２２で構成される。位相比較部２は、微
分回路２１のＮＯＴ回路とＮＡＮＤ回路でマスタクロッ
ク分周部１からの２分周クロック １／２ｍＣＬＫの立
上りエッジを検出してフリップフロップ２２のクリア入
力とし、スレーブクロック分周部５からの２分周クロッ
ク １／２ｓＣＬＫをフリップフロップ２２のクロック
入力とするようになっている。
部６の詳細な構成が示される。位相比較部２はＮＯＴ回
路とＮＡＮＤ回路からなる微分回路２１、およびＤ形フ
リップフロップ２２で構成される。位相比較部２は、微
分回路２１のＮＯＴ回路とＮＡＮＤ回路でマスタクロッ
ク分周部１からの２分周クロック １／２ｍＣＬＫの立
上りエッジを検出してフリップフロップ２２のクリア入
力とし、スレーブクロック分周部５からの２分周クロッ
ク １／２ｓＣＬＫをフリップフロップ２２のクロック
入力とするようになっている。
【００１３】エラー検出部６はＤ形フリップフロップか
らなる２分周回路６１、６２、Ｄ形フリップフロップ６
３とＸＯＲ（排他的論理和）回路６４からなる変化点検
出回路６５、Ｄ形フリップフロップからなるラッチ回路
６６を含み構成される。２分周回路６１のクロック端子
ＣＫにはマスタ分周クロックｍＣＬＫが入力され、その
反転出力ＸＱがデータ入力端子Ｄに入力され、それによ
り出力端子Ｑからはマスタ分周クロックｍＣＬＫの２分
周クロック １／２ｍＣＬＫが出力される。また２分周
回路６２のクロック端子ＣＫにはスレーブ分周クロック
ｓＣＬＫが入力され、その反転出力ＸＱがデータ入力端
子Ｄに入力され、それにより出力端子Ｑからはスレーブ
分周クロックｓＣＬＫの２分周クロック １／２ｓＣＬ
Ｋが出力される。
らなる２分周回路６１、６２、Ｄ形フリップフロップ６
３とＸＯＲ（排他的論理和）回路６４からなる変化点検
出回路６５、Ｄ形フリップフロップからなるラッチ回路
６６を含み構成される。２分周回路６１のクロック端子
ＣＫにはマスタ分周クロックｍＣＬＫが入力され、その
反転出力ＸＱがデータ入力端子Ｄに入力され、それによ
り出力端子Ｑからはマスタ分周クロックｍＣＬＫの２分
周クロック １／２ｍＣＬＫが出力される。また２分周
回路６２のクロック端子ＣＫにはスレーブ分周クロック
ｓＣＬＫが入力され、その反転出力ＸＱがデータ入力端
子Ｄに入力され、それにより出力端子Ｑからはスレーブ
分周クロックｓＣＬＫの２分周クロック １／２ｓＣＬ
Ｋが出力される。
【００１４】２分周回路６１からの２分周クロック １
／２ｍＣＬＫはＤ形フリップフロップ６３のデータ入力
端子ＤおよびＸＯＲ回路６３に入力され、一方、２分周
回路６２からの２分周クロック １／２ｓＣＬＫはＤ形
フリップフロップ６３のクロック端子ＣＫおよびラッチ
回路６６のクロック端子ＣＫに入力される。またＸＯＲ
回路６４からの出力信号はラッチ回路６６のデータ入力
端子Ｄに入力される。これにより変化点検出回路６５は
２分周クロック １／２ｓＣＬＫの立上りエッジで２分
周クロック １／２ｍＣＬＫの変化を検出するよう動作
する。
／２ｍＣＬＫはＤ形フリップフロップ６３のデータ入力
端子ＤおよびＸＯＲ回路６３に入力され、一方、２分周
回路６２からの２分周クロック １／２ｓＣＬＫはＤ形
フリップフロップ６３のクロック端子ＣＫおよびラッチ
回路６６のクロック端子ＣＫに入力される。またＸＯＲ
回路６４からの出力信号はラッチ回路６６のデータ入力
端子Ｄに入力される。これにより変化点検出回路６５は
２分周クロック １／２ｓＣＬＫの立上りエッジで２分
周クロック １／２ｍＣＬＫの変化を検出するよう動作
する。
【００１５】この実施例回路の動作が図４を参照しつつ
以下に説明される。図４は実施例回路の各部信号のタイ
ムチャートである。図４において、マスタ分周クロック
ｍＣＬＫはスリップエラーが発生していない位相同期状
態の時のもの、マスタ分周クロックｍＣＬＫ’は同期状
態が少しずれた時のもの、マスタ分周クロックｍＣＬＫ
”はスリップエラーが発生した時のものである。
以下に説明される。図４は実施例回路の各部信号のタイ
ムチャートである。図４において、マスタ分周クロック
ｍＣＬＫはスリップエラーが発生していない位相同期状
態の時のもの、マスタ分周クロックｍＣＬＫ’は同期状
態が少しずれた時のもの、マスタ分周クロックｍＣＬＫ
”はスリップエラーが発生した時のものである。
【００１６】微分回路２１はマスタクロック分周部１か
らのマスタ分周クロックｍＣＬＫの立上りエッジを検出
し、この立上りエッジでスレーブクロック分周部５から
のスレーブ分周クロックｓＣＬＫを調べ、このマスタ分
周クロックｍＣＬＫの立上りエッジがスレーブ分周クロ
ックｓＣＬＫの立上りエッジの周期の半分の位相の位置
にくれば、位相比較部２から出力される位相差信号ＰＤ
がデューティ５０％となって、ＰＬＬ回路の同期がとれ
た状態となる。
らのマスタ分周クロックｍＣＬＫの立上りエッジを検出
し、この立上りエッジでスレーブクロック分周部５から
のスレーブ分周クロックｓＣＬＫを調べ、このマスタ分
周クロックｍＣＬＫの立上りエッジがスレーブ分周クロ
ックｓＣＬＫの立上りエッジの周期の半分の位相の位置
にくれば、位相比較部２から出力される位相差信号ＰＤ
がデューティ５０％となって、ＰＬＬ回路の同期がとれ
た状態となる。
【００１７】このＰＬＬ回路の同期がとれた状態では、
２分周回路６１、６２からの二つの２分周クロック １
／２ｍＣＬＫと １／２ｓＣＬＫは位相が９０°（１／
４周期）ずれたところに位置し、２分周回路６２からの
２分周クロック １／２ｓＣＬＫの立上りエッジに対し
、２分周回路６１からの２分周クロック １／２ｍＣＬ
Ｋのレベルは常に“Ｈ”か“Ｌ”に固定（実施例では“
Ｌ”に固定）となる。これにより変化点検出回路６５か
らの出力は常に“Ｌ”となり、これがラッチ回路６６に
ラッチされて、ＰＬＬスリップエラー信号ＤＥＴは“Ｌ
”となってスリップエラー無しを表す。
２分周回路６１、６２からの二つの２分周クロック １
／２ｍＣＬＫと １／２ｓＣＬＫは位相が９０°（１／
４周期）ずれたところに位置し、２分周回路６２からの
２分周クロック １／２ｓＣＬＫの立上りエッジに対し
、２分周回路６１からの２分周クロック １／２ｍＣＬ
Ｋのレベルは常に“Ｈ”か“Ｌ”に固定（実施例では“
Ｌ”に固定）となる。これにより変化点検出回路６５か
らの出力は常に“Ｌ”となり、これがラッチ回路６６に
ラッチされて、ＰＬＬスリップエラー信号ＤＥＴは“Ｌ
”となってスリップエラー無しを表す。
【００１８】一方、ＰＬＬスリップエラーが発生した場
合、２分周回路６１、６２で分周した分周クロック １
／２ｍＣＬＫ”、 １／２ｓＣＬＫの追越し（スリップ
）が発生することになり、２分周回路６１の出力クロッ
ク １／２ｍＣＬＫ”が２分周回路６２の出力クロック
１／２ｓＣＬＫの立上りエッジに対して今までと異な
るレベルにスリップする。これにより変化点検出回路６
５におけるＤ形フリップフロップ６３のデータ入力Ｄと
そのデータ出力Ｑが異なるレベルとなってＸＯＲ回路６
４の出力信号が“Ｈ”となり、これをラッチ回路６６で
ラッチすることにより一定期間の間“Ｈ”のＰＬＬスリ
ップエラー信号ＤＥＴが発生し、ＰＬＬスリップエラー
の検出が行える。
合、２分周回路６１、６２で分周した分周クロック １
／２ｍＣＬＫ”、 １／２ｓＣＬＫの追越し（スリップ
）が発生することになり、２分周回路６１の出力クロッ
ク １／２ｍＣＬＫ”が２分周回路６２の出力クロック
１／２ｓＣＬＫの立上りエッジに対して今までと異な
るレベルにスリップする。これにより変化点検出回路６
５におけるＤ形フリップフロップ６３のデータ入力Ｄと
そのデータ出力Ｑが異なるレベルとなってＸＯＲ回路６
４の出力信号が“Ｈ”となり、これをラッチ回路６６で
ラッチすることにより一定期間の間“Ｈ”のＰＬＬスリ
ップエラー信号ＤＥＴが発生し、ＰＬＬスリップエラー
の検出が行える。
【００１９】本発明の実施にあたっては種々の変形形態
が可能である。例えば上述の実施例ではマスタクロック
分周部１からのマスタ分周クロックｍＣＬＫがスレーブ
クロック分周部５からのスレーブ分周クロックｓＣＬＫ
よりも位相が１８０°ずれたいわゆるスリップ状態を検
出するようにしたが、この両者間の位相が例えば９０°
ずれたいわゆる位相ずれ状態を検出することに本発明を
適用することも可能である。
が可能である。例えば上述の実施例ではマスタクロック
分周部１からのマスタ分周クロックｍＣＬＫがスレーブ
クロック分周部５からのスレーブ分周クロックｓＣＬＫ
よりも位相が１８０°ずれたいわゆるスリップ状態を検
出するようにしたが、この両者間の位相が例えば９０°
ずれたいわゆる位相ずれ状態を検出することに本発明を
適用することも可能である。
【００２０】図５および図６にはかかる変形形態として
の本発明の他の実施例が示される。前述の実施例との相
違点は、図５に示されるように、マスタクロック分周部
１’がマスタ分周クロックｍＣＬＫの２逓倍クロック２
ｍＣＬＫも生成してエラー検出部６’に入力するように
なっており、またエラー検出部６’においては、図６に
示されるように、この２逓倍クロック２ｍＣＬＫがＤ形
フリップフロップ６７のクロック端子ＣＫに入力され、
そのＤ形フリップフロップ６７のデータ入力端子Ｄには
マスタ分周クロックｍＣＬＫが入力されるようになって
おり、そのＤ形フリップフロップ６７の出力信号Ｑが変
化点検出回路６５にデータ入力されるようになっている
。他の構成は前述の実施例と同じである。
の本発明の他の実施例が示される。前述の実施例との相
違点は、図５に示されるように、マスタクロック分周部
１’がマスタ分周クロックｍＣＬＫの２逓倍クロック２
ｍＣＬＫも生成してエラー検出部６’に入力するように
なっており、またエラー検出部６’においては、図６に
示されるように、この２逓倍クロック２ｍＣＬＫがＤ形
フリップフロップ６７のクロック端子ＣＫに入力され、
そのＤ形フリップフロップ６７のデータ入力端子Ｄには
マスタ分周クロックｍＣＬＫが入力されるようになって
おり、そのＤ形フリップフロップ６７の出力信号Ｑが変
化点検出回路６５にデータ入力されるようになっている
。他の構成は前述の実施例と同じである。
【００２１】この実施例の動作が図７を参照して以下に
説明される。図７はこの実施例回路の各部信号のタイム
チャートであり、ｓＣＬＫはスレーブ分周クロック、ｍ
ＣＬＫはマスタ分周クロック、２ｍＣＫＬはマスタ分周
クロックｍＣＬＫの立上りエッジに対して９０°（１／
４周期）早い２倍の周波数の２逓倍クロック、Ｅはマス
タ分周クロックｍＣＬＫを２逓倍クロック２ｍＣＬＫで
打ち直した打直しクロック、ｍＣＬＫ’はマスタ分周ク
ロックｍＣＬＫがスレーブ分周クロックｓＣＬＫに対し
て少し遅れた場合のもの、ｍＣＬＫ”はマスタ分周クロ
ックｍＣＬＫがスレーブ分周クロックｓＣＬＫに対して
更に遅れて〇印の時点で位相差が９０°（１／４周期）
以上ずれた時のもの、Ｅ’、Ｅ”はそれぞれマスタ分周
クロックｍＣＬＫ’、ｍＣＬＫ”を２逓倍クロック２ｍ
ＣＬＫで打ち直した打直しクロック、ＸＯＲは変化点検
出回路６５の検出信号、ＡＬＭはＰＬＬアラーム信号で
ある。
説明される。図７はこの実施例回路の各部信号のタイム
チャートであり、ｓＣＬＫはスレーブ分周クロック、ｍ
ＣＬＫはマスタ分周クロック、２ｍＣＫＬはマスタ分周
クロックｍＣＬＫの立上りエッジに対して９０°（１／
４周期）早い２倍の周波数の２逓倍クロック、Ｅはマス
タ分周クロックｍＣＬＫを２逓倍クロック２ｍＣＬＫで
打ち直した打直しクロック、ｍＣＬＫ’はマスタ分周ク
ロックｍＣＬＫがスレーブ分周クロックｓＣＬＫに対し
て少し遅れた場合のもの、ｍＣＬＫ”はマスタ分周クロ
ックｍＣＬＫがスレーブ分周クロックｓＣＬＫに対して
更に遅れて〇印の時点で位相差が９０°（１／４周期）
以上ずれた時のもの、Ｅ’、Ｅ”はそれぞれマスタ分周
クロックｍＣＬＫ’、ｍＣＬＫ”を２逓倍クロック２ｍ
ＣＬＫで打ち直した打直しクロック、ＸＯＲは変化点検
出回路６５の検出信号、ＡＬＭはＰＬＬアラーム信号で
ある。
【００２２】この実施例回路では、Ｄ形フリップフロッ
プ６７においてマスタ分周クロックｍＣＬＫよりも９０
°早い２逓倍クロック２ｍＣＬＫでマスタ分周クロック
ｍＣＬＫを打ち直すことにより、マスタ分周クロックｍ
ＣＬＫを９０°遅らせ、変化点検出回路６５においてス
レーブ分周クロックｓＣＬＫによりマスタ分周クロック
ｍＣＬＫの位相を遅らせた打直しクロックＥの位相を検
出しており、マスタ分周クロックｍＣＬＫで示される正
常な位相同期状態では、その検出信号ＸＯＲが常に“Ｈ
”または“Ｌ”に固定されるのに対し、マスタ分周クロ
ックｍＣＬＫ”で示されるように位相比較部２の位相が
９０°ずれた時には、そのずれを変化点検出回路６５で
検出して所定期間“Ｈ”のＰＬＬアラームＡＬＭを発生
するものである。
プ６７においてマスタ分周クロックｍＣＬＫよりも９０
°早い２逓倍クロック２ｍＣＬＫでマスタ分周クロック
ｍＣＬＫを打ち直すことにより、マスタ分周クロックｍ
ＣＬＫを９０°遅らせ、変化点検出回路６５においてス
レーブ分周クロックｓＣＬＫによりマスタ分周クロック
ｍＣＬＫの位相を遅らせた打直しクロックＥの位相を検
出しており、マスタ分周クロックｍＣＬＫで示される正
常な位相同期状態では、その検出信号ＸＯＲが常に“Ｈ
”または“Ｌ”に固定されるのに対し、マスタ分周クロ
ックｍＣＬＫ”で示されるように位相比較部２の位相が
９０°ずれた時には、そのずれを変化点検出回路６５で
検出して所定期間“Ｈ”のＰＬＬアラームＡＬＭを発生
するものである。
【００２３】
【発明の効果】以上に説明したように、本発明によれば
、ＰＬＬ回路のスリップエラーや位相ずれなどの位相同
期外れ状態を検出することが可能となり、エラーの発生
原因の追求が可能になって障害対応が容易になり、回路
の高信頼化に寄与できる。
、ＰＬＬ回路のスリップエラーや位相ずれなどの位相同
期外れ状態を検出することが可能となり、エラーの発生
原因の追求が可能になって障害対応が容易になり、回路
の高信頼化に寄与できる。
【図１】本発明に係る原理説明図である。
【図２】本発明の一実施例としての同期外れ検出回路が
適用されるＰＬＬ回路の全体構成を示すブロック図であ
る。
適用されるＰＬＬ回路の全体構成を示すブロック図であ
る。
【図３】実施例回路の位相比較部およびエラー検出部の
詳細な構成例を示すブロック図である。
詳細な構成例を示すブロック図である。
【図４】実施例回路の各部信号のタイムチャートである
。
。
【図５】本発明の他の実施例としての同期外れ検出回路
が適用されるＰＬＬ回路の全体構成を示すブロック図で
ある。
が適用されるＰＬＬ回路の全体構成を示すブロック図で
ある。
【図６】他の実施例回路の位相比較部およびエラー検出
部の詳細な構成例を示すブロック図である。
部の詳細な構成例を示すブロック図である。
【図７】他の実施例回路の各部信号のタイムチャートで
ある。
ある。
１、１’ マスタクロック分周部
２ 位相比較部
３ 低域フィルタ
４ 電圧制御発振器
５ スレーブクロック分周部
６、６’ エラー検出部
２１ 微分回路
６１、６２ ２分周回路
６３、２２ ６７ Ｄ形フリップフロップ６４
ＸＯＲ回路 ６５ 変化点検出回路 ６６ ラッチ回路
ＸＯＲ回路 ６５ 変化点検出回路 ６６ ラッチ回路
Claims (2)
- 【請求項１】 入力される基準側クロックと内部の制
御発振器で発生される従属側クロックとを位相比較して
その比較結果に応じて制御発振器の発振周波数制御する
ことで位相同期を行う位相同期回路における同期外れ検
出回路であって、該基準側クロックを分周して分周基準
クロックを出力する基準側分周器（１１）と、該従属側
クロックを分周して分周従属クロックを出力する従属側
分周器（１２）と、該分周基準クロックおよび分周従属
クロックのうちの一方のクロックのエッジ位置で他方の
クロックの論理レベルを検出することでその変化を検出
して同期外れ検出信号を生成する変化点検出回路（１３
）とを備えた位相同期回路の同期外れ検出回路。 - 【請求項２】 入力される基準側クロックと内部の制
御発振器で発生される従属側クロックとを位相比較して
その比較結果に応じて制御発振器の発振周波数を制御す
ることで位相同期を行う位相同期回路における同期外れ
検出回路であって、該基準側クロックの逓倍クロックを
生成する逓倍クロック生成回路（１４）と、該逓倍クロ
ックのエッジ位置で該基準側クロックを打ち直してして
打直しクロックを生成する打直しクロック生成回路（１
５）と、該ラッチクロックの論理レベルを該従属側クロ
ックのエッジ位置で検出することでその変化を検出して
同期外れ検出信号を生成する変化点検出回路（１６）と
を備えた位相同期回路の同期外れ検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3074776A JPH04286214A (ja) | 1991-03-14 | 1991-03-14 | 位相同期回路の同期外れ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3074776A JPH04286214A (ja) | 1991-03-14 | 1991-03-14 | 位相同期回路の同期外れ検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04286214A true JPH04286214A (ja) | 1992-10-12 |
Family
ID=13557033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3074776A Withdrawn JPH04286214A (ja) | 1991-03-14 | 1991-03-14 | 位相同期回路の同期外れ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04286214A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07264059A (ja) * | 1994-01-31 | 1995-10-13 | Sgs Thomson Microelectron Sa | 位相差又は周波数差の検出回路 |
| WO2004077079A1 (ja) * | 1993-08-25 | 2004-09-10 | Hitoshi Ujiie | ジッタ解析装置 |
| JP2016219938A (ja) * | 2015-05-18 | 2016-12-22 | 富士通株式会社 | ロック検出回路、発振源回路および無線機器 |
-
1991
- 1991-03-14 JP JP3074776A patent/JPH04286214A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004077079A1 (ja) * | 1993-08-25 | 2004-09-10 | Hitoshi Ujiie | ジッタ解析装置 |
| JPH07264059A (ja) * | 1994-01-31 | 1995-10-13 | Sgs Thomson Microelectron Sa | 位相差又は周波数差の検出回路 |
| JP2016219938A (ja) * | 2015-05-18 | 2016-12-22 | 富士通株式会社 | ロック検出回路、発振源回路および無線機器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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