JPH04287092A - 画像表示回路 - Google Patents
画像表示回路Info
- Publication number
- JPH04287092A JPH04287092A JP3052107A JP5210791A JPH04287092A JP H04287092 A JPH04287092 A JP H04287092A JP 3052107 A JP3052107 A JP 3052107A JP 5210791 A JP5210791 A JP 5210791A JP H04287092 A JPH04287092 A JP H04287092A
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- JP
- Japan
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- color
- character
- data
- background
- ram
- Prior art date
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- Granted
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は画面上に表示するキャラ
クタ色と背景色を制御するための画像表示回路に関する
ものである。
クタ色と背景色を制御するための画像表示回路に関する
ものである。
【０００２】
【従来の技術】以下、従来の画像表示回路について説明
する。
する。
【０００３】図６は従来の画像表示回路のブロック図で
あり、１は表示するキャラクタの色の情報であるキャラ
クタ色データと前記キャラクタの背景の色の情報である
背景色データを記憶するＲＡＭ、２は表示中のキャラク
タのキャラクタ色データを保持するキャラクタ色レジス
タ、３は表示中のキャラクタの背景色データを保持する
背景色レジスタ、４はＲＡＭ１からのキャラクタ色デー
タと背景色データをそれぞれキャラクタ色レジスタ２と
背景色レジスタ３にロードするためのロード信号を入力
するロード信号入力端子、５はキャラクタ色レジスタ２
と背景色レジスタ３から入力されるデータから表示する
キャラクタの色とその背景の色を決定し表示信号を出力
するキャラクタ表示回路、６はキャラクタ表示回路から
の表示信号を出力する表示信号出力端子である。
あり、１は表示するキャラクタの色の情報であるキャラ
クタ色データと前記キャラクタの背景の色の情報である
背景色データを記憶するＲＡＭ、２は表示中のキャラク
タのキャラクタ色データを保持するキャラクタ色レジス
タ、３は表示中のキャラクタの背景色データを保持する
背景色レジスタ、４はＲＡＭ１からのキャラクタ色デー
タと背景色データをそれぞれキャラクタ色レジスタ２と
背景色レジスタ３にロードするためのロード信号を入力
するロード信号入力端子、５はキャラクタ色レジスタ２
と背景色レジスタ３から入力されるデータから表示する
キャラクタの色とその背景の色を決定し表示信号を出力
するキャラクタ表示回路、６はキャラクタ表示回路から
の表示信号を出力する表示信号出力端子である。
【０００４】あらかじめＲＡＭ１には表示するそれぞれ
のキャラクタ毎のキャラクタ色データと背景色データが
書き込まれている。
のキャラクタ毎のキャラクタ色データと背景色データが
書き込まれている。
【０００５】図３は従来の画像表示回路のＲＡＭ１に書
き込まれた１つのキャラクタに対するビット構成を示す
もので、８色表示可能の一例である。ＲＣとＧＣとＢＣ
の３ビットはキャラクタ色データ、ＲＨとＧＨとＢＨの
３ビットは背景色データであり計６ビットである。
き込まれた１つのキャラクタに対するビット構成を示す
もので、８色表示可能の一例である。ＲＣとＧＣとＢＣ
の３ビットはキャラクタ色データ、ＲＨとＧＨとＢＨの
３ビットは背景色データであり計６ビットである。
【０００６】以上のように構成された画像表示回路につ
いて、以下にその動作を説明する。まず、ＲＡＭ１から
第１のキャラクタ色データと第１の背景色データが出力
される。次にロード信号がロード信号入力端子４から入
力されると、前記ロード信号はキャラクタ色レジスタ２
に入力され、その結果キャラクタ色レジスタ２に第１の
キャラクタ色データがロードされる。同時に前記ロード
信号は背景色レジスタ３に入力され、背景色レジスタ３
に第１の背景色データがロードされる。するとキャラク
タ色レジスタ２は第１のキャラクタ色データを出力し、
背景色レジスタは第１の背景色データを出力する。その
結果キャラクタ表示回路５は第１のキャラクタ色データ
と第１の背景色データによって色が決定された表示信号
を表示信号出力端子６に出力する。こうして第１のキャ
ラクタが表示される。同様にして、ＲＡＭ１から第２の
キャラクタ色データと第２の背景色データが出力されロ
ード信号入力端子４からロード信号が入力されると第２
のキャラクタ色データと第２の背景色データ決定された
表示信号が出力される。
いて、以下にその動作を説明する。まず、ＲＡＭ１から
第１のキャラクタ色データと第１の背景色データが出力
される。次にロード信号がロード信号入力端子４から入
力されると、前記ロード信号はキャラクタ色レジスタ２
に入力され、その結果キャラクタ色レジスタ２に第１の
キャラクタ色データがロードされる。同時に前記ロード
信号は背景色レジスタ３に入力され、背景色レジスタ３
に第１の背景色データがロードされる。するとキャラク
タ色レジスタ２は第１のキャラクタ色データを出力し、
背景色レジスタは第１の背景色データを出力する。その
結果キャラクタ表示回路５は第１のキャラクタ色データ
と第１の背景色データによって色が決定された表示信号
を表示信号出力端子６に出力する。こうして第１のキャ
ラクタが表示される。同様にして、ＲＡＭ１から第２の
キャラクタ色データと第２の背景色データが出力されロ
ード信号入力端子４からロード信号が入力されると第２
のキャラクタ色データと第２の背景色データ決定された
表示信号が出力される。
【０００７】
【発明が解決しようとする課題】しかしながら、前記従
来の構成では表示しようとする１つのキャラクタに対し
てキャラクタ色データと背景色データの２種のデータを
持たなければならないので、必要とするＲＡＭ容量が大
きくならざるを得なかった。
来の構成では表示しようとする１つのキャラクタに対し
てキャラクタ色データと背景色データの２種のデータを
持たなければならないので、必要とするＲＡＭ容量が大
きくならざるを得なかった。
【０００８】本発明は前記従来の問題点を解決するもの
で、必要とするＲＡＭ容量が小さい画像表示回路を提供
することを目的とする。
で、必要とするＲＡＭ容量が小さい画像表示回路を提供
することを目的とする。
【０００９】
【課題を解決するための手段】この目的を達成するため
に本発明の画像表示回路は１つの色データとキャラクタ
の色を制御するキャラクタ色制御データと背景色を制御
する背景色制御データを記憶するＲＡＭと、キャラクタ
色レジスタに前記ＲＡＭのキャラクタ色データに応答し
てロード信号を供給する第１のゲート回路と、背景色レ
ジスタに前記ＲＡＭの背景色制御データに応答してロー
ド信号を供給する第２のゲート回路とを備えている。
に本発明の画像表示回路は１つの色データとキャラクタ
の色を制御するキャラクタ色制御データと背景色を制御
する背景色制御データを記憶するＲＡＭと、キャラクタ
色レジスタに前記ＲＡＭのキャラクタ色データに応答し
てロード信号を供給する第１のゲート回路と、背景色レ
ジスタに前記ＲＡＭの背景色制御データに応答してロー
ド信号を供給する第２のゲート回路とを備えている。
【００１０】
【作用】この構成によってＲＡＭの記憶内容を１つの色
データと制御データとすることでキャラクタの色と背景
色を制御し表示することができるため、ＲＡＭ容量を小
さくすることができる。
データと制御データとすることでキャラクタの色と背景
色を制御し表示することができるため、ＲＡＭ容量を小
さくすることができる。
【００１１】
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。
照しながら説明する。
【００１２】図１は本発明の一実施例における画像表示
回路のブロック図を示すものである。図１において、７
はキャラクタの表示のための色の情報である色データと
、キャラクタの色を制御するためのキャラクタ色制御デ
ータと、キャラクタの背景の色を制御するための背景色
制御データを記憶するＲＡＭであり、８は色データ出力
、９はキャラクタ色制御データ出力、１０は背景色制御
出力である。２は表示中のキャラクタの色の情報である
キャラクタ色データを保持し出力するキャラクタ色レジ
スタであり、ＲＡＭ７からの色データ出力を受けるデー
タ入力を有し、ロード入力に入力される信号によってデ
ータをロードし出力するものである。３は表示中のキャ
ラクタの背景の色の情報である背景色データを保持し出
力する背景色レジスタであり、データ入力はＲＡＭ７か
らの色データ出力により供給される。４はロード信号入
力端子であり、１１はＲＡＭ７からのキャラクタ色制御
データ出力とロード信号入力端子４からの信号を受ける
アンド回路で、その出力はキャラクタ色レジスタのロー
ド入力に供給される。１２はＲＡＭ７からの背景色制御
データ出力とロード信号入力端子４からの信号を受ける
アンド回路で、その出力は背景色レジスタ３のロード入
力に供給される。５はキャラクタ表示回路、６は表示信
号出力端子で、これらは従来例の構成と同じである。
回路のブロック図を示すものである。図１において、７
はキャラクタの表示のための色の情報である色データと
、キャラクタの色を制御するためのキャラクタ色制御デ
ータと、キャラクタの背景の色を制御するための背景色
制御データを記憶するＲＡＭであり、８は色データ出力
、９はキャラクタ色制御データ出力、１０は背景色制御
出力である。２は表示中のキャラクタの色の情報である
キャラクタ色データを保持し出力するキャラクタ色レジ
スタであり、ＲＡＭ７からの色データ出力を受けるデー
タ入力を有し、ロード入力に入力される信号によってデ
ータをロードし出力するものである。３は表示中のキャ
ラクタの背景の色の情報である背景色データを保持し出
力する背景色レジスタであり、データ入力はＲＡＭ７か
らの色データ出力により供給される。４はロード信号入
力端子であり、１１はＲＡＭ７からのキャラクタ色制御
データ出力とロード信号入力端子４からの信号を受ける
アンド回路で、その出力はキャラクタ色レジスタのロー
ド入力に供給される。１２はＲＡＭ７からの背景色制御
データ出力とロード信号入力端子４からの信号を受ける
アンド回路で、その出力は背景色レジスタ３のロード入
力に供給される。５はキャラクタ表示回路、６は表示信
号出力端子で、これらは従来例の構成と同じである。
【００１３】あらかじめＲＡＭ７には表示されるキャラ
クタ毎の色データとキャラクタ色制御データと背景色制
御データがそれぞれ書き込まれている。図２は本実施例
のＲＡＭ７に書き込まれた１つのキャラクタに対するビ
ット構成の一例を示す図である。ＲとＢとＧの３ビット
は色データであり、ＣＣはキャラクタ色制御データ、Ｃ
Ｈは背景色制御データであり計５ビットである。
クタ毎の色データとキャラクタ色制御データと背景色制
御データがそれぞれ書き込まれている。図２は本実施例
のＲＡＭ７に書き込まれた１つのキャラクタに対するビ
ット構成の一例を示す図である。ＲとＢとＧの３ビット
は色データであり、ＣＣはキャラクタ色制御データ、Ｃ
Ｈは背景色制御データであり計５ビットである。
【００１４】以上のように構成された本実施例について
、以下にその動作をｎ番目のキャラクタを表示する場合
を例にとり図４を参照しながら説明する。
、以下にその動作をｎ番目のキャラクタを表示する場合
を例にとり図４を参照しながら説明する。
【００１５】図４は本実施例の画像表示回路によって表
示された画像の一例であり、ａは（ｎ−１）番目のキャ
ラクタ色、ｂは（ｎ−１）番目の背景色、ｃはｎ番目の
キャラクタ色、ｄはｎ番目の背景色である。
示された画像の一例であり、ａは（ｎ−１）番目のキャ
ラクタ色、ｂは（ｎ−１）番目の背景色、ｃはｎ番目の
キャラクタ色、ｄはｎ番目の背景色である。
【００１６】ｎ番目のキャラクタの表示に先立ち（ｎ−
１）番目のキャラクタが表示されており、キャラクタ色
レジスタ２と背景色レジスタ３にはそれぞれ（ｎ−１）
番目のキャラクタを表示しているキャラクタ色データ（
色ａ）と背景色データ（色ｂ）が保持され出力されてい
る。
１）番目のキャラクタが表示されており、キャラクタ色
レジスタ２と背景色レジスタ３にはそれぞれ（ｎ−１）
番目のキャラクタを表示しているキャラクタ色データ（
色ａ）と背景色データ（色ｂ）が保持され出力されてい
る。
【００１７】まず、ＲＡＭ７からｎ番目の色データとキ
ャラクタ色制御データと背景色データが出力される。こ
の時ロード信号入力端子４には‘０’が供給されている
ため、アンド回路１１及びアンド回路１２は共に非ロー
ド状態を表す‘０’を出力しており、キャラクタ色レジ
スタ及び背景色レジスタにデータはロードされない。
ャラクタ色制御データと背景色データが出力される。こ
の時ロード信号入力端子４には‘０’が供給されている
ため、アンド回路１１及びアンド回路１２は共に非ロー
ド状態を表す‘０’を出力しており、キャラクタ色レジ
スタ及び背景色レジスタにデータはロードされない。
【００１８】次にロード信号入力端子にロード信号‘１
’が供給されると、もしキャラクタ色制御データが‘１
’ならば、アンド回路１１はロード状態を表す‘１’を
出力しキャラクタ色レジスタ２に色データをロードさせ
る。一方、もしキャラクタ色制御データが‘０’であれ
ば、アンド回路１１の出力は‘０’のままであり、キャ
ラクタ色レジスタに色データはロードされず（ｎ−１）
番目のキャラクタ色データ（色ａ）が保持されたままで
ある。
’が供給されると、もしキャラクタ色制御データが‘１
’ならば、アンド回路１１はロード状態を表す‘１’を
出力しキャラクタ色レジスタ２に色データをロードさせ
る。一方、もしキャラクタ色制御データが‘０’であれ
ば、アンド回路１１の出力は‘０’のままであり、キャ
ラクタ色レジスタに色データはロードされず（ｎ−１）
番目のキャラクタ色データ（色ａ）が保持されたままで
ある。
【００１９】したがって、キャラクタ色レジスタ２が保
持し出力するｎ番目のキャラクタ色データ（色ｃ）は、
ＲＡＭ７からの色データにするか、（ｎ−１）番目のキ
ャラクタ色データ（色ａ）にするかをキャラクタ色制御
データによって選択することができる。
持し出力するｎ番目のキャラクタ色データ（色ｃ）は、
ＲＡＭ７からの色データにするか、（ｎ−１）番目のキ
ャラクタ色データ（色ａ）にするかをキャラクタ色制御
データによって選択することができる。
【００２０】同様に背景色制御データが‘１’の場合は
、アンド回路１２の出力は‘１’となり背景色レジスタ
３に色データがロードされ、背景色制御データが‘０’
の場合は、アンド回路１２の出力は‘０’であり背景色
レジスタ３のデータは保持されたままである。つまり、
背景色レジスタ３が保持し出力するｎ番目の背景色デー
タ（色ｄ）は、ｎ番目の色データにするか、（ｎ−１）
番目の背景色データ（色ｂ）にするかを背景色制御デー
タにより選択することができる。
、アンド回路１２の出力は‘１’となり背景色レジスタ
３に色データがロードされ、背景色制御データが‘０’
の場合は、アンド回路１２の出力は‘０’であり背景色
レジスタ３のデータは保持されたままである。つまり、
背景色レジスタ３が保持し出力するｎ番目の背景色デー
タ（色ｄ）は、ｎ番目の色データにするか、（ｎ−１）
番目の背景色データ（色ｂ）にするかを背景色制御デー
タにより選択することができる。
【００２１】キャラクタ表示回路５は、キャラクタ色レ
ジスタ２の出力するキャラクタ色データと、背景色レジ
スタ３の出力する背景色データにより表示するキャラク
タ色と背景色を決定しその表示信号を表示信号出力端子
６に出力する。
ジスタ２の出力するキャラクタ色データと、背景色レジ
スタ３の出力する背景色データにより表示するキャラク
タ色と背景色を決定しその表示信号を表示信号出力端子
６に出力する。
【００２２】以上のように本実施例によれば、１つの色
データのみでキャラクタ色制御データと背景色制御デー
タを設定することにより表示するキャラクタの色とその
背景の色を制御することができる。
データのみでキャラクタ色制御データと背景色制御デー
タを設定することにより表示するキャラクタの色とその
背景の色を制御することができる。
【００２３】図５は本実施例の画像表示回路において、
キャラクタ制御データ及び背景色制御データの設定する
値と表示されるキャラクタ色の色及びその背景色との関
係を示したデータマップ図である。
キャラクタ制御データ及び背景色制御データの設定する
値と表示されるキャラクタ色の色及びその背景色との関
係を示したデータマップ図である。
【００２４】
【発明の効果】本発明はＲＡＭの記憶内容を１つの色デ
ータと２ビット制御データという形にし、簡単な回路を
付加することでキャラクタの色と背景の色を制御するこ
とができ、これによって必要とするＲＡＭ容量を小さく
することを可能とした優れた画像表示回路を提供するも
のである。
ータと２ビット制御データという形にし、簡単な回路を
付加することでキャラクタの色と背景の色を制御するこ
とができ、これによって必要とするＲＡＭ容量を小さく
することを可能とした優れた画像表示回路を提供するも
のである。
【図１】本発明の一実施例における画像表示回路のブロ
ック図
ック図
【図２】本発明の一実施例におけるＲＡＭのビット構成
の一例を示す図
の一例を示す図
【図３】従来の画像表示回路のＲＡＭのビット構成の一
例を示す図
例を示す図
【図４】本実施例によって表示された画像の一例を示す
図
図
【図５】本発明の一実施例におけるデータマップ図
【図
６】従来の画像表示回路のブロック図
６】従来の画像表示回路のブロック図
１，７ ＲＡＭ
２ キャラクタ色レジスタ
３ 背景色レジスタ
４ ロード信号入力端子
５ キャラクタ表示回路
６ 表示信号出力端子
８ 色データ出力
９ キャラクタ色制御データ出力
１０ 背景色制御データ出力
１１，１２ アンド回路
ａ （ｎ−１）番目のキャラクタ色
ｂ （ｎ−１）番目の背景色
ｃ ｎ番目のキャラクタ色
ｄ ｎ番目の背景色
Claims (1)
- 【請求項１】表示するキャラクタの色データと、前記キ
ャラクタの色を制御するキャラクタ制御データと、前記
キャラクタの背景色を制御する背景色制御データを記憶
するＲＡＭと、前記ＲＡＭの色データの出力を受け、表
示中のキャラクタの色のデータとして保持し出力するキ
ャラクタ色レジスタと、前記キャラクタ色レジスタがデ
ータをロードするためのロード信号を前記ＲＡＭのキャ
ラクタ色制御データの出力に応じ供給する第１のゲート
回路と、前記ＲＡＭの色データの出力を受け表示中のキ
ャラクタの背景の色のデータとして保持し出力する背景
色レジスタと、前記背景色レジスタがデータをロードす
るためのロード信号を前記ＲＡＭの背景色制御データの
出力に応じ供給する第２のゲート回路と、前記キャラク
タ色レジスタと前記背景色レジスタの出力により表示す
るキャラクタの色と背景色を決定しその表示信号を出力
する回路を備えた画像表示回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052107A JP2616507B2 (ja) | 1991-03-18 | 1991-03-18 | 画像表示回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052107A JP2616507B2 (ja) | 1991-03-18 | 1991-03-18 | 画像表示回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04287092A true JPH04287092A (ja) | 1992-10-12 |
| JP2616507B2 JP2616507B2 (ja) | 1997-06-04 |
Family
ID=12905639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3052107A Expired - Lifetime JP2616507B2 (ja) | 1991-03-18 | 1991-03-18 | 画像表示回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2616507B2 (ja) |
-
1991
- 1991-03-18 JP JP3052107A patent/JP2616507B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2616507B2 (ja) | 1997-06-04 |
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