JPH04287208A - ユニバーサルカウンタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、任意の分周波形とデュ
ーティ比波形を出力する回路に関する。

【０００２】

【従来の技術】従来の分周回路においては、デューティ
比１：１の１／２分周、１／４分周、・・・１／２ｎ　
分周（ｎは正の整数）しかできなかった。例えば、１／
５分周の波形を生成する場合、その回路構成は図４のよ
うになる。以下、１／５分周回路の１例を図４〜図５に
て説明する。

【０００３】図４は、回路図、図５は該回路のタイムチ
ャートである。図４中、２１、２４、２６は２入力論理
積のＡＮＤゲート、２３は２入力論理和のＯＲゲート、
尚２２、２５、２７はフリップフロップ回路（　以下、
ＦＦ回路と称す）　である。また図５中、（ａ）は回路
動作の基準となるクロック、（ｂ）はＦＦ回路２２の反
転出力、（ｃ）はＦＦ回路２５の正規出力であり、（ｄ
）はＦＦ回路２７より送出するクロック出力である。更
に、（ｅ）は回路動作のスタート信号である。また、例
えばＦＦ回路２２において、Ｄは信号の入力端子、ＣＬ
Ｋはクロックの入力端子、Ｑは信号の出力端子、＊Ｑは
極性反転信号の出力端子である。尚、図４中の（ａ）〜
（ｅ）は図５に記載の（ａ）〜（ｅ）に対応している。

【０００４】図４と図５において、例えばクロック（ａ
）の＃１番目のタイミングでスタート信号（ｅ）が入力
し、該スタート信号（ｅ）はＡＮＤゲート２１、２４、
２６に加わる。

【０００５】いま、該スタート信号（ｅ）がレベル‘Ｌ
’からレベル‘Ｈ’に転ずると、まずＯＲゲート２３を
通って来たＦＦ回路２２の＊Ｑ端子の信号（ｂ）とスタ
ート信号（ｅ）のレベルは共に‘Ｈ’となってＡＮＤゲ
ート２４をオンにし、該ＡＮＤゲート２４の出力はＦＦ
回路２５の端子Ｄに加わる。

【０００６】ＦＦ回路２５では、クロック（ａ）の＃２
番目の立ち上がりエッジにて端子Ｄに加わる信号を叩く
ことにより、端子＊Ｑからレベル‘Ｈ’をレベル‘Ｌ’
に転ずる信号（ｃ）を送出し、該信号（ｃ）とスタート
信号（ｅ）はＡＮＤゲート２６をオンにし、該ＡＮＤゲ
ート２６の出力はＦＦ回路２７の端子Ｄに加わる。

【０００７】ＦＦ回路２７では、クロック（ａ）の＃３
番目の立ち上がりエッジで端子Ｄに加わる信号を叩いて
、端子Ｑよりレベル‘Ｈ’の信号（ｄ）を、又端子＊Ｑ
よりレベル‘Ｌ’の信号を出力する。尚、該信号（ｄ）
はクロック出力として外部に送出し、かつ信号（ｄ）は
スタート信号（ｅ）と共にＡＮＤゲート２１に加わって
ＡＮＤゲート２１をオンにし、該ＡＮＤゲート２１の出
力はＦＦ回路２２の端子Ｄに加わる。又、端子＊Ｑから
のレベル‘Ｌ’の信号はＯＲゲート２３の一方の入力と
して加わる。

【０００８】ＦＦ回路２２では、クロック（ａ）の＃４
番目の立ち上がりエッジでＡＮＤゲート２１を通って入
力するクロック出力（ｄ）を叩いて、ＦＦ回路２２の端
子＊Ｑよりレベル‘Ｈ’からレベル‘Ｌ’に転じた信号
（ｂ）を出力する。この時、該信号（ｂ）もＦＦ回路２
７の端子＊Ｑから帰還された信号は共にレベル‘Ｌ’の
信号であるために、ＯＲゲート２３よりの出力はレベル
‘Ｌ’になってＡＮＤゲート２４をオフにし、ＡＮＤゲ
ート２４を通ったレベル‘Ｌ’の信号（ｂ）はＦＦ回路
２５の端子Ｄに加わる。

【０００９】ＦＦ回路２５では、クロック（ａ）の＃５
番目の立ち上がりエッジにてＡＮＤゲート２４から入力
するレベル‘Ｌ’の信号（ｂ）を叩いて、ＦＦ回路２５
の端子Ｑの出力（ｃ）をレベル‘Ｈ’からレベル‘Ｌ’
に転じる。更に、該出力（ｃ）はＡＮＤゲート２６をオ
フにしレベル‘Ｌ’の信号をＦＦ回路２７の端子Ｄに加
える。

【００１０】ＦＦ回路２７では、クロック（ａ）の＃６
番目の立ち上がりエッジで端子Ｄに加わるレベル‘Ｌ’
の信号（ｃ）を叩いて、ＦＦ回路２７の端子Ｑよりレベ
ル‘Ｈ’からレベル‘Ｌ’に転じた信号（ｄ）を、又、
端子＊Ｑよりレベル‘Ｌ’からレベル‘Ｈ’に転じた信
号を送出する。尚、該信号（ｄ）はクロック出力として
外部に送出すると共にＡＮＤゲート２１をオフにして信
号‘Ｌ’を出力し、更に端子＊Ｑからのレベル‘Ｈ’の
信号はＯＲゲート２３の１入力として加わる。

【００１１】ＦＦ回路２２では、クロック（ａ）の＃７
番目の立ち上がりエッジにてＡＮＤゲート２１からの信
号（ｄ）を叩いて、ＦＦ回路２２の端子＊Ｑの出力（ｂ
）をレベル‘Ｌ’よりレベル‘Ｈ’に転じる。又、ＦＦ
回路２５は該ＯＲゲート２３からのレベル‘Ｈ’の信号
（ｂ）をＯＲゲート２３を介してＡＮＤゲート２４に加
えることにより該ＡＮＤゲート２４をオンにし、このＡ
ＮＤゲート２４からのレベル‘Ｈ’の信号をクロック（
ａ）の＃７番目の立ち上がりエッジにて叩いて、ＦＦ回
路２５の端子Ｑの出力（ｃ）を‘Ｌ’より‘Ｈ’に転じ
る。

【００１２】以下、前記と同一の動作を順次に繰り返す
。以上、１／５分周比の場合は図４に示すようにデュー
ティ比は３：２となり、デューティ比は１：１とはなら
ない。尚、分周比を大にすると回路規模もまた大きくな
る。又、複数の分周比、デューティ比の波形が必要とな
った場合、各波形ごとに全く異なる回路が必要となる。

【００１３】

【発明が解決しようとする課題】従って、分周比に対応
した必要な波形の数だけ回路が必要となり、回路規模が
大きくなるという課題がある。

【００１４】本発明は、一つの回路であらゆる分周比と
デューティ比の設定に柔軟に対応できるカウンタを提供
することを目的とする。

【００１５】

【課題を解決するための手段】上記の目的を達成するた
め本発明では、ロードパルスによりロードされて、初期
値Ｎをカウントするカウンタ部１１と、該初期値Ｎに分
周数Ｋを加える加算部１２と、前記カウンタ部１１と加
算部１２の両出力を比較し、一致したときロードパルス
を前記カウンタ部１１に対して送出する比較部１３と、
前記カウンタ部１１の出力の中から必要な信号を選択す
るセレクタ部１４を設け、設定された初期値Ｎと分周数
Ｋに対応し、あらゆる分周比およびデューティ比のクロ
ックを生成するように構成する。

【００１６】

【作用】本発明は図１に示すごとく、分周数Ｋ　を設定
するごとにカウンタ部１１のロード信号のタイミングを
変えている。又、前記カウンタ部１１の初期値Ｎにより
カウンタ部１１の出力波形のデューティ比を変えている
。

【００１７】従って、カウンタ部１１ではあらゆる分周
比の設定に対してクロックを分周し、初期値Ｎによりあ
らゆるデューティ比の波形を出力することができる。

【００１８】

【実施例】以下、図１〜図３により本発明の実施例を詳
細に説明する。図１において、１１は初期値Ｎの例えば
１６進（以下、基数の１６（ＨＥＸＡ）のＨ　を付して
表す）　のカウンタ部であり、初期値Ｎの２進、４進、
８進及び１６進のカウント値を出力する。尚、１２は初
期値Ｎと分周数Ｋを加える加算部、１３は加算部１２の
出力とカウンタ部１１の出力とを比較し一致したときに
ロードパルス（Ｌ）を出力する比較部である。又、１４
は２進、４進、８進および１６進のカウント値の中の一
つをセレクト信号にて選択してクロック出力として送出
するセレクタ部である。更に、（ａ）はカウンタ部１１
に加わるクロック、（ｂ）はカウンタ部１１と加算部１
２に加わる初期値Ｎ、（ｃ）は加算部１２に加わる分周
数Ｋ、尚、（ｄ）は加算部１２の出力である。又、（ｅ
１　）〜（ｅ４　）はカウンタ部１１の出力であり、（
ｅ１　）は２進値、（ｅ２　）は４進値、（ｅ３　）は
８進値であり、更に（ｅ４　）は１６進値である。

【００１９】図２と図３は、図１に対応するタイムチャ
ートであり、図２は奇数分周に対応しており、初期値Ｎ
を１６進数の６Ｈ　、分周数Ｋを１６進数の７Ｈ　に設
定した例である。なお図３は偶数分周に対応した例であ
り、初期値Ｎと分周数Ｋをともに７Ｈ　に設定した例で
ある。又図２と図３には、図１の（ａ）〜（ｄ）および
（ｅ１　）〜（ｅ４　）の信号が対応して記載されてい
る。

【００２０】図１および図２において、カウンタ部１１
ではクロック（ａ）が入力するごとに０，１，２　・・
・Ｂ，Ｃ　の１６進の演算を行い、カウント値である図
２の信号（ｅ１　）〜（ｅ４　）を出力している。今、
図２（ｂ）の初期値Ｎを６Ｈ　に設定し、かつ図２（ｃ
）の分周数Ｋを７Ｈ　に設定した場合においては、加算
部１２は初期値６Ｈ　と分周数（７Ｈ　ー１Ｈ　）の演
算を行って得られた図２（ｄ）の１６進数の１２（ＣＨ
　）を出力する。尚、カウンタ部１１は初期値が６Ｈ　
に設定されているので、６Ｈ　番目のクロック（ａ）に
てカウントを開始し、カウンタ部１１の出力がクロック
（ａ）のＣＨ　番目に至ると比較部１３から図３（ｆ）
に示すロードパルス（Ｌ）を出力し、カウンタ部１１の
出力を初期化する。又、カウンタ部１１の出力は初期値
を６Ｈ　に設定されており、カウンタ部１１の出力（ｅ
１　）〜（ｅ４　）は図２のように、クロック（ａ）の
ＣＨ　番目のタイミングでｅ４　＝１、ｅ３　＝１、ｅ
２　＝０、ｅ２　＝０、即ち１１００（１６進数の１２
）　となり、次の６Ｈ　番目のクロック（ａ）のタイミ
ングでｅ４　＝０、ｅ３　＝１、ｅ２　＝１、ｅ２　＝
０、即ち０１１０（１６進数の６）　となり、・・・ク
ロックＢＨ　のタイミングでｅ４　＝１、ｅ３　＝０、
ｅ２　＝１、ｅ２　＝１、即ち１０１１（１６進数の１
１）　となり、となり、再度のクロックＣＨ　のタイミ
ングにおいてｅ４　＝１、ｅ３　＝１、ｅ２　＝０、ｅ
２　＝０、即ち１１００（１６進数の１２）　となる。 そして、信号（ｅ３　）ではＨ：Ｌ＝３：４、信号（ｅ
４　）ではＨ：Ｌ＝５：２のデューティ比の波形を得る
。セレクタ部１４ではこのカウンタ部１１の出力波形を
選択して必要な出力波形を出力する。

【００２１】図１および図３において、カウンタ部１１
ではクロック（ａ）が入力するごとに０，１，２　・・
・Ｂ，Ｃ　の１６進の演算を行って、カウント値である
図３の信号（ｅ１　）〜（ｅ４　）を出力している。今
、図３（ｂ）の初期値Ｎと図３（ｃ）の分周数Ｋを共に
７Ｈ　に設定した場合には、加算部１２は初期値７Ｈ　
と分周数（７Ｈ　ー１Ｈ　）の演算を行って得られた図
３（ｄ）の１６進数の１３（ＤＨ　）を出力する。尚、
カウンタ部１１は初期値が７Ｈ　に設定されているので
、７Ｈ　番目のクロック（ａ）よりカウントを開始し、
カウンタ部１１の出力がクロック（ａ）のＤＨ　に至る
と比較部１３に図３（ｆ）のロードパルス（Ｌ）を出力
し、カウンタ部１１の出力を初期化する。カウンタ部１
１の出力は初期値を７Ｈ　に設定されているので、カウ
ンタ部１１の出力のカウント値（ｅ１　）〜（ｅ４　）
は図３のように、クロックＤＨ　のタイミングでｅ４　
＝１、ｅ３　＝１、ｅ２　＝０、ｅ２　＝１となり、次
のクロック６Ｈ　のタイミングでｅ４　＝０、ｅ３　＝
１、ｅ２　＝１、ｅ２　＝１となり、・・・クロックＣ
Ｈ　のタイミングでｅ４　＝１、ｅ３　＝１、ｅ２　＝
０、ｅ２　＝０となり、再度のクロックＤＨ　のタイミ
ングにおいてｅ４　＝１、ｅ３　＝１、ｅ２　＝０、ｅ
２　＝１となる。そして、信号（ｅ３　）ではＨ：Ｌ＝
３：４、信号（ｅ４　）ではＨ：Ｌ＝６：１のデューテ
ィ比の波形が得られる。セレクタ部１４ではこのカウン
タ部１１の出力波形を選択して必要な出力波形を出力す
る。

【００２２】

【発明の効果】以上の説明から明らかなように本発明に
よれば、入力するクロックに対するあらゆる分周比の設
定に対応でき、更にカウンタ部の初期値によりあらゆる
デューティ比の波形を得ることができ、カウンタの回路
性能向上に寄与することが大きい。

【図面の簡単な説明】

【図１】　　本発明の回路構成を示す図である。

【図２】　　本発明回路のタイムチャートの一例を示す
図である。

【図３】　　本発明回路のタイムチャートの他の例を示
す図である。

【図４】　　従来の一実施例回路の構成を示す図である
。

【図５】　　従来の一実施例回路のタイムチャートを示
す図である。

【符号の説明】

１１はカウンタ部である。 １２は加算部である。 １３は比較部である。 １４はセレクタ部である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　ロードパルスによりロードされて、初
   期値Ｎをカウントするカウンタ部（１１）と、該初期値
   Ｎに分周数Ｋを加える加算部（１２）と、前記カウンタ
   部（１１）と加算部（１２）の両出力を比較し、一致し
   たときロードパルスを前記カウンタ部（１１）に対して
   送出する比較部（１３）と、前記カウンタ部（１１）の
   出力の中から必要な信号を選択するセレクタ部（１４）
   を設け、設定された初期値Ｎと分周数Ｋに対応し、あら
   ゆる分周比およびデューティ比のクロックを生成するこ
   とを特徴としたユニバーサルカウンタ。