JPH04287362A - 半導体素子の入力回路 - Google Patents
半導体素子の入力回路Info
- Publication number
- JPH04287362A JPH04287362A JP5187891A JP5187891A JPH04287362A JP H04287362 A JPH04287362 A JP H04287362A JP 5187891 A JP5187891 A JP 5187891A JP 5187891 A JP5187891 A JP 5187891A JP H04287362 A JPH04287362 A JP H04287362A
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- Japan
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- pull
- semiconductor element
- resistor
- power supply
- input
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子の入力回路
の構成に関するものである。
の構成に関するものである。
【０００２】
【従来の技術】半導体素子を利用したチップ、集積回路
等は近年急速な技術革新が行われ、益々小型化、軽量化
、高集積度化が要求されてきており、それに伴い、それ
等の回路等が消費する消費電力も出来るだけ少なくする
事が必要となって来ている。その為、当該ＬＳＩ等の高
集積度半導体素子回路に於いては、その回路の動作時の
みならず非動作時に於いてもその消費電力が少ない事が
要求されて来ている。
等は近年急速な技術革新が行われ、益々小型化、軽量化
、高集積度化が要求されてきており、それに伴い、それ
等の回路等が消費する消費電力も出来るだけ少なくする
事が必要となって来ている。その為、当該ＬＳＩ等の高
集積度半導体素子回路に於いては、その回路の動作時の
みならず非動作時に於いてもその消費電力が少ない事が
要求されて来ている。
【０００３】その為、当該ＬＳＩ等の高集積度半導体素
子回路が特に非動作時に於いて該回路を流れる消費電力
を正確に測定する事によって、当該高集積度半導体素子
回路等の性能や漏れ電流の有無を評価する必要性が生じ
て来ている。
子回路が特に非動作時に於いて該回路を流れる消費電力
を正確に測定する事によって、当該高集積度半導体素子
回路等の性能や漏れ電流の有無を評価する必要性が生じ
て来ている。
【０００４】
【発明が解決しようとする課題】然かしながら、従来に
於いては、該ＬＳＩ等の高集積度半導体素子回路に於け
る非動作時の電源電流の有無を測定する方法としては、
図４に示す様に、被測定対称となっている高集積度半導
体素子回路（ＬＳＩ）１のＶｄｄ電源端子２を定電圧源
Ｂに接続させ、又Ｖｓｓ電源端子３を接地（ＧＮＤ）さ
せておき、一方、入力端子４に別の定電圧源Ａを接続さ
せる。
於いては、該ＬＳＩ等の高集積度半導体素子回路に於け
る非動作時の電源電流の有無を測定する方法としては、
図４に示す様に、被測定対称となっている高集積度半導
体素子回路（ＬＳＩ）１のＶｄｄ電源端子２を定電圧源
Ｂに接続させ、又Ｖｓｓ電源端子３を接地（ＧＮＤ）さ
せておき、一方、入力端子４に別の定電圧源Ａを接続さ
せる。
【０００５】又、図４に於いて、該入力端子４にプルダ
ウン抵抗が付いている場合には、該入力端子４に印加す
る電圧は０Ｖ（接地 ＧＮＤ）とするもので有り、又
該入力端子４にプルアップ抵抗が付いている場合には、
該入力端子４に印加する電圧はＶｄｄ（即ち、定電圧源
Ｂの電位と同じ電圧）とするものである。尚、ＬＳＩを
非動作状態にする為、電源端子２又は４には、状況に応
じて０Ｖ若しくはＶｄｄが印加されるものである。
ウン抵抗が付いている場合には、該入力端子４に印加す
る電圧は０Ｖ（接地 ＧＮＤ）とするもので有り、又
該入力端子４にプルアップ抵抗が付いている場合には、
該入力端子４に印加する電圧はＶｄｄ（即ち、定電圧源
Ｂの電位と同じ電圧）とするものである。尚、ＬＳＩを
非動作状態にする為、電源端子２又は４には、状況に応
じて０Ｖ若しくはＶｄｄが印加されるものである。
【０００６】係る構成に於いて、該ＬＳＩが非動作状態
としてその時の電源電流を測定するものであるが、該Ｌ
ＳＩを非動作状態とするために入力端子４に係る電源電
圧例えばＡとＶｄｄ端子に係る電源電圧例えばＢとを同
一の電位にすれば良く、そのために両電源ＡとＢとを同
じ電位になる様に構成しようとするが、それぞれ異なる
電源である場合が多く、如何に両電源の電位を等しくし
ようとしても、難しい場合が多い。
としてその時の電源電流を測定するものであるが、該Ｌ
ＳＩを非動作状態とするために入力端子４に係る電源電
圧例えばＡとＶｄｄ端子に係る電源電圧例えばＢとを同
一の電位にすれば良く、そのために両電源ＡとＢとを同
じ電位になる様に構成しようとするが、それぞれ異なる
電源である場合が多く、如何に両電源の電位を等しくし
ようとしても、難しい場合が多い。
【０００７】そして、当該両電源の電位に僅かでも差が
存在すると、両電源間に何らかの抵抗、例えば、プルダ
ウン抵抗とかプルアップ抵抗等が存在していると、係る
抵抗を介して電流が流れてしまう為、該ＬＳＩの非動作
時における消費電力を正確に測定する事が出来なかった
。
存在すると、両電源間に何らかの抵抗、例えば、プルダ
ウン抵抗とかプルアップ抵抗等が存在していると、係る
抵抗を介して電流が流れてしまう為、該ＬＳＩの非動作
時における消費電力を正確に測定する事が出来なかった
。
【０００８】本発明の目的は、係る従来技術に於ける問
題点を解決し、入力電圧と電源電圧とに僅かな電位差が
生じても、プルアップ抵抗若しくはプルダウン抵抗に電
流が流れない様に構成され、従って当該半導体素子から
構成される回路の非動作時に於ける消費電力を正確に測
定しえる半導体素子の入力回路を提供するもので有る。
題点を解決し、入力電圧と電源電圧とに僅かな電位差が
生じても、プルアップ抵抗若しくはプルダウン抵抗に電
流が流れない様に構成され、従って当該半導体素子から
構成される回路の非動作時に於ける消費電力を正確に測
定しえる半導体素子の入力回路を提供するもので有る。
【０００９】
【課題を解決するための手段】本発明は上記目的を達成
する為に以下に示す様な技術構成を採用するものである
。即ち、半導体素子の入力端子部に接続されているプル
ダウン抵抗部分或いはプルアップ抵抗部分に該半導体素
子の入力部に於ける電源電圧と入力端子の電源電圧との
間に電位差が存在している場合に該プルダウン抵抗若し
くはプルアップ抵抗に電流が流れる事を防止しえる機能
を有するダイオードを直列に接続させた半導体素子の入
力回路である。
する為に以下に示す様な技術構成を採用するものである
。即ち、半導体素子の入力端子部に接続されているプル
ダウン抵抗部分或いはプルアップ抵抗部分に該半導体素
子の入力部に於ける電源電圧と入力端子の電源電圧との
間に電位差が存在している場合に該プルダウン抵抗若し
くはプルアップ抵抗に電流が流れる事を防止しえる機能
を有するダイオードを直列に接続させた半導体素子の入
力回路である。
【００１０】
【作用】本発明に於いては、上記の様な構成を採用して
いるので、該半導体素子の入力部に於ける電源電圧と入
力端子の電源電圧との間に電位差が当該ダイオードの持
っている導通しきい値電圧以下である限り、その電位差
が発生していたとしても半導体素子の入力端子部に接続
されているプルダウン抵抗部分或いはプルアップ抵抗部
分に電流が流れる事が防止されるので、当該半導体素子
の非動作時に於ける消費電力を正確に測定する事が可能
となる。
いるので、該半導体素子の入力部に於ける電源電圧と入
力端子の電源電圧との間に電位差が当該ダイオードの持
っている導通しきい値電圧以下である限り、その電位差
が発生していたとしても半導体素子の入力端子部に接続
されているプルダウン抵抗部分或いはプルアップ抵抗部
分に電流が流れる事が防止されるので、当該半導体素子
の非動作時に於ける消費電力を正確に測定する事が可能
となる。
【００１１】
【実施例】以下に本発明に係る半導体素子の入力回路の
具体例を図面を参照しながら詳細に説明する。図１は、
本発明に係る半導体素子の入力回路の原理説明図であり
又、本発明に係る半導体素子入力回路の一具体例を示す
図である。
具体例を図面を参照しながら詳細に説明する。図１は、
本発明に係る半導体素子の入力回路の原理説明図であり
又、本発明に係る半導体素子入力回路の一具体例を示す
図である。
【００１２】図１に於いては、半導体素子から構成され
る回路５の一例として、ＭＯＳＦＥＴトランジスタから
構成されたインバータ回路が示されており、その一方の
電源端子８は第１の電源例えばＶｄｄに、又他の電源端
子１０は第２の電源例えばＶｓｓ（ＧＮＤ）とそれぞれ
接続されている。尚、図中４は入力端子部で有り、又９
は出力端子部である。
る回路５の一例として、ＭＯＳＦＥＴトランジスタから
構成されたインバータ回路が示されており、その一方の
電源端子８は第１の電源例えばＶｄｄに、又他の電源端
子１０は第２の電源例えばＶｓｓ（ＧＮＤ）とそれぞれ
接続されている。尚、図中４は入力端子部で有り、又９
は出力端子部である。
【００１３】又、本具体例の該半導体素子回路５の入力
端子４にはプルアップ抵抗６とダイオード７とが直列に
接続されその端部が電源１１と接続されている。該電源
１１は、前記した第１の電源Ｖｄｄと同じ電位を有する
ものである。本発明に於ける該プルアップ抵抗６に接続
されているダイオード７は、特に限定されるものでは無
い。
端子４にはプルアップ抵抗６とダイオード７とが直列に
接続されその端部が電源１１と接続されている。該電源
１１は、前記した第１の電源Ｖｄｄと同じ電位を有する
ものである。本発明に於ける該プルアップ抵抗６に接続
されているダイオード７は、特に限定されるものでは無
い。
【００１４】つまり、本発明に於ける該ダイオードの機
能としては、該半導体素子５の入力部４に於ける電源電
圧と入力端子の電源電圧との間に電位差が存在している
場合に該プルダウン抵抗若しくはプルアップ抵抗に電流
が流れる事を防止しえる機能を有するもので有れば充分
である。本発明に於いて該半導体素子回路５を非動作と
する場合には、通常該入力端子部４に於ける電圧と電源
電圧Ｖｄｄとを等しくするものであり、その状態に於い
て該半導体素子回路５に消費電力を測定するものである
が、前記した様に、入力電圧と電源電圧とに僅かでも電
位が存在すると該プルアップ抵抗６に電流がながれるの
で正確な非動作時の消費電流を測定する事が困難で有っ
たのに対し、本発明に於いては、上記の様にダイオード
７を介在させているので、上記電位差が存在したとして
も、該プルアップ抵抗６に電流が流れることがないので
、上記問題は解決する。
能としては、該半導体素子５の入力部４に於ける電源電
圧と入力端子の電源電圧との間に電位差が存在している
場合に該プルダウン抵抗若しくはプルアップ抵抗に電流
が流れる事を防止しえる機能を有するもので有れば充分
である。本発明に於いて該半導体素子回路５を非動作と
する場合には、通常該入力端子部４に於ける電圧と電源
電圧Ｖｄｄとを等しくするものであり、その状態に於い
て該半導体素子回路５に消費電力を測定するものである
が、前記した様に、入力電圧と電源電圧とに僅かでも電
位が存在すると該プルアップ抵抗６に電流がながれるの
で正確な非動作時の消費電流を測定する事が困難で有っ
たのに対し、本発明に於いては、上記の様にダイオード
７を介在させているので、上記電位差が存在したとして
も、該プルアップ抵抗６に電流が流れることがないので
、上記問題は解決する。
【００１５】係るダイオードは一つでも良いが、導通し
きい値電圧が低く所定の効果を達成しえない場合には、
複数個直列に使用する事も出来る。更に、本具体例に於
いては、該ダイオード７を該プルアップ抵抗６と電源１
１との間に配置しているが、電源１１と該入力端子部４
との間であればどこに配置しても良い。
きい値電圧が低く所定の効果を達成しえない場合には、
複数個直列に使用する事も出来る。更に、本具体例に於
いては、該ダイオード７を該プルアップ抵抗６と電源１
１との間に配置しているが、電源１１と該入力端子部４
との間であればどこに配置しても良い。
【００１６】図２は、本発明に係る半導体素子入力回路
の他の具体例を示すものである。図２に示す具体例に於
いては、半導体素子回路５として図１に示されたインバ
ータ回路を２個併用した入力バッファ回路を構成してい
るもので有る。又本具体例に於いては、入力端子部４に
はプルアップ抵抗としてＰチャネル型のＭＯＳＦＥＴト
ランジスタ６の一端部１２が接続され、その他端部１３
に、一端部が電源１１と接続されているダイオード７と
接続されている。
の他の具体例を示すものである。図２に示す具体例に於
いては、半導体素子回路５として図１に示されたインバ
ータ回路を２個併用した入力バッファ回路を構成してい
るもので有る。又本具体例に於いては、入力端子部４に
はプルアップ抵抗としてＰチャネル型のＭＯＳＦＥＴト
ランジスタ６の一端部１２が接続され、その他端部１３
に、一端部が電源１１と接続されているダイオード７と
接続されている。
【００１７】尚、該トランジスタ６のゲートは接地され
ている。
ている。
【００１８】又、本具体例の入力バッファ回路５は入力
端子部４に於ける入力ＩＮが５Ｖの場合に、その出力端
子部９に於ける出力ＯＵＴが５Ｖとなる様に構成されて
いるものである。係る構成に於いて、入力端子部４の電
圧と電源端子１１の電圧とを同じにする事により該半導
体素子を非動作状態にする事が可能となるが、仮に当該
部分に僅かの電位差が生じていた場合でも、該ダイオー
ド７の作用により、該プルアップ抵抗６には電流が流れ
ないので、該半導体素子回路に於ける正確な非動作時の
消費電力を測定する事が出来る。
端子部４に於ける入力ＩＮが５Ｖの場合に、その出力端
子部９に於ける出力ＯＵＴが５Ｖとなる様に構成されて
いるものである。係る構成に於いて、入力端子部４の電
圧と電源端子１１の電圧とを同じにする事により該半導
体素子を非動作状態にする事が可能となるが、仮に当該
部分に僅かの電位差が生じていた場合でも、該ダイオー
ド７の作用により、該プルアップ抵抗６には電流が流れ
ないので、該半導体素子回路に於ける正確な非動作時の
消費電力を測定する事が出来る。
【００１９】図３は、本発明に係る半導体素子入力回路
の別の具体例を示すものである。図３に示す具体例に於
いては、半導体素子回路５の構成は図２の具体例に使用
されたものと同一で有るが、該入力端子部４に接続され
る抵抗をプルダウン抵抗６’としたものであり、該プル
ダウン抵抗６として、Ｎチャネル型のＭＯＳＦＥＴトラ
ンジスタを使用し、その一端部１４を接地させると共に
、他端部１５をダイオード７’を介して該入力端子部４
に接続させたものである。
の別の具体例を示すものである。図３に示す具体例に於
いては、半導体素子回路５の構成は図２の具体例に使用
されたものと同一で有るが、該入力端子部４に接続され
る抵抗をプルダウン抵抗６’としたものであり、該プル
ダウン抵抗６として、Ｎチャネル型のＭＯＳＦＥＴトラ
ンジスタを使用し、その一端部１４を接地させると共に
、他端部１５をダイオード７’を介して該入力端子部４
に接続させたものである。
【００２０】又、該Ｎチャネル型のＭＯＳＦＥＴトラン
ジスタ６’のゲートは、例えば第１の電源であるＶｄｄ
に接続させるものである。
ジスタ６’のゲートは、例えば第１の電源であるＶｄｄ
に接続させるものである。
【００２１】そして、本具体例に於いては、該該入力端
子部４の電圧と該トランジスタ６’の接地電圧とを同一
とする事によって、該半導体素子回路５を非動作状態と
なす事が出来、その状態に於ける消費電力を正確に測定
する事が出来る。
子部４の電圧と該トランジスタ６’の接地電圧とを同一
とする事によって、該半導体素子回路５を非動作状態と
なす事が出来、その状態に於ける消費電力を正確に測定
する事が出来る。
【００２２】
【発明の効果】本発明に於いては、上記した様な構成を
採用しているので、プルアップ抵抗又はプルダウン抵抗
を持った入出力端子を有する半導体集積回路の非動作時
の消費電力を図４に示す様な測定装置を使用して測定す
る場合に於いて、半導体回路の入力部に於ける電圧と入
力端子の電源電圧との間に電位差が存在している場合に
於いても該プルダウン抵抗若しくはプルアップ抵抗に電
流が流れる事を防止する事が出来るので、当該消費電力
を正確に測定する事が可能となる。
採用しているので、プルアップ抵抗又はプルダウン抵抗
を持った入出力端子を有する半導体集積回路の非動作時
の消費電力を図４に示す様な測定装置を使用して測定す
る場合に於いて、半導体回路の入力部に於ける電圧と入
力端子の電源電圧との間に電位差が存在している場合に
於いても該プルダウン抵抗若しくはプルアップ抵抗に電
流が流れる事を防止する事が出来るので、当該消費電力
を正確に測定する事が可能となる。
【図１】図１は、本発明に係る半導体素子入力回路の原
理説明図であり、又本発明に係る半導体素子入力回路の
一具体例を示す図である。
理説明図であり、又本発明に係る半導体素子入力回路の
一具体例を示す図である。
【図２】図２は、本発明に係る半導体素子入力回路の他
の具体例を示す図である。
の具体例を示す図である。
【図３】図３は、本発明に係る半導体素子入力回路の別
の具体例を示す図である。
の具体例を示す図である。
【図４】図４は従来に於ける半導体素子回路の消費電力
測定装置の例を示す図である。
測定装置の例を示す図である。
１…半導体集積回路
２…第１の電源
３…第２の電源
４…入力端子部
５…半導体素子回路
６…プルアップ抵抗
６’…プルダウン抵抗
７…ダイオード
Claims (3)
- 【請求項１】 半導体素子の入力端子部に接続されて
いるプルダウン抵抗部分にダイオードを直列に接続させ
た事を特徴とする半導体素子の入力回路。 - 【請求項２】 半導体素子の入力端子部に接続されて
いるプルアップ抵抗部分にダイオードを直列に接続させ
た事を特徴とする半導体素子の入力回路。 - 【請求項３】 該ダイオードは、該半導体素子の入力
部に於ける電源電圧と入力端子の電源電圧との間に電位
差が存在している場合に該プルダウン抵抗若しくはプル
アップ抵抗に電流が流れる事を防止しえる機能を有する
ものである事を特徴とする請求項１乃至２記載の半導体
素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5187891A JPH04287362A (ja) | 1991-03-18 | 1991-03-18 | 半導体素子の入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5187891A JPH04287362A (ja) | 1991-03-18 | 1991-03-18 | 半導体素子の入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04287362A true JPH04287362A (ja) | 1992-10-12 |
Family
ID=12899143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5187891A Withdrawn JPH04287362A (ja) | 1991-03-18 | 1991-03-18 | 半導体素子の入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04287362A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0772219A (ja) * | 1993-04-29 | 1995-03-17 | Internatl Business Mach Corp <Ibm> | 半導体論理チップ |
-
1991
- 1991-03-18 JP JP5187891A patent/JPH04287362A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0772219A (ja) * | 1993-04-29 | 1995-03-17 | Internatl Business Mach Corp <Ibm> | 半導体論理チップ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |