JPH04290110A - ラック収納型パラレル信号処理基板 - Google Patents
ラック収納型パラレル信号処理基板Info
- Publication number
- JPH04290110A JPH04290110A JP3054818A JP5481891A JPH04290110A JP H04290110 A JPH04290110 A JP H04290110A JP 3054818 A JP3054818 A JP 3054818A JP 5481891 A JP5481891 A JP 5481891A JP H04290110 A JPH04290110 A JP H04290110A
- Authority
- JP
- Japan
- Prior art keywords
- signal processing
- input
- rack
- parallel
- board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Mounting Of Printed Circuit Boards And The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、他の基板と共に近接
かつ平行にしてラックに収納され、ラック背面側でマザ
ーボードにコネクタによって接続され、少なくとも２以
上のパラレル信号を入力して信号処理するラック収納型
パラレル信号処理基板に関する。
かつ平行にしてラックに収納され、ラック背面側でマザ
ーボードにコネクタによって接続され、少なくとも２以
上のパラレル信号を入力して信号処理するラック収納型
パラレル信号処理基板に関する。
【０００２】
【従来の技術】従来より、多重伝送装置等にあっては、
図３に示すように、一般に伝送架と称される一つの筐体
（以下、ラックと称する）１に、信号分配基板２、複数
のパラレル信号処理基板３、信号収集基板４をそれぞれ
平行にして収納するようにしている。各基板２，３，４
はそれぞれラック１の背面側でマザーボード５に接続さ
れる。この接続は、マザーボード５の各基板の配置位置
にそれぞれスロット型のコネクタ（図示せず）を配置し
、このコネクタに各基板を差し込むことによって行われ
る。
図３に示すように、一般に伝送架と称される一つの筐体
（以下、ラックと称する）１に、信号分配基板２、複数
のパラレル信号処理基板３、信号収集基板４をそれぞれ
平行にして収納するようにしている。各基板２，３，４
はそれぞれラック１の背面側でマザーボード５に接続さ
れる。この接続は、マザーボード５の各基板の配置位置
にそれぞれスロット型のコネクタ（図示せず）を配置し
、このコネクタに各基板を差し込むことによって行われ
る。
【０００３】信号分配基板２は複数のパラレル信号処理
基板３に伝送信号、フレームクロック、システムクロッ
ク等を分配する。各パラレル信号処理基板３で処理され
た信号は信号収集基板４に送られる。これら基板間の信
号の授受はマザーボード５を介して行われる。さらにパ
ラレル処理基板を要する場合には、信号収集基板４は、
同様に各基板が収納された他のラック６の信号分配基板
７にケーブル８を通じて接続される。
基板３に伝送信号、フレームクロック、システムクロッ
ク等を分配する。各パラレル信号処理基板３で処理され
た信号は信号収集基板４に送られる。これら基板間の信
号の授受はマザーボード５を介して行われる。さらにパ
ラレル処理基板を要する場合には、信号収集基板４は、
同様に各基板が収納された他のラック６の信号分配基板
７にケーブル８を通じて接続される。
【０００４】上記のようなシステムでは、通常マザーボ
ード５はラック１の奥側にあり、基板２，３，４はラッ
ク前面から所定のスロットに差し込まれる。それぞれの
基板の間隔は１０〜２０ｍｍ程度となるのが普通である
。
ード５はラック１の奥側にあり、基板２，３，４はラッ
ク前面から所定のスロットに差し込まれる。それぞれの
基板の間隔は１０〜２０ｍｍ程度となるのが普通である
。
【０００５】ところで、最近では伝送信号の高速化が進
み、マザーボード５を介して信号分配基板２から複数の
パラレル信号処理基板３に少なくとも２以上の互いに同
期した複数のパラレル信号（クロックも含む）を分配処
理させる場合に、これら複数のパラレル信号間の相対的
な位相をパラレル信号処理基板３の入力部で規定（例え
ば全て立上り一致時点から±Ｘ秒、…のように）しなけ
ればならなくなってきている。このようなときには、基
板３とマザーボード５との接続点で波形観測を行う必要
がある。
み、マザーボード５を介して信号分配基板２から複数の
パラレル信号処理基板３に少なくとも２以上の互いに同
期した複数のパラレル信号（クロックも含む）を分配処
理させる場合に、これら複数のパラレル信号間の相対的
な位相をパラレル信号処理基板３の入力部で規定（例え
ば全て立上り一致時点から±Ｘ秒、…のように）しなけ
ればならなくなってきている。このようなときには、基
板３とマザーボード５との接続点で波形観測を行う必要
がある。
【０００６】しかしながら、基板単体では波形観測が容
易にできても、図３に示すように、ラック１にフル実装
したような場合には、波形測定用プローブを当ててにく
く、観測が困難であった。このため、例えばバス信号を
マザーボード５に通し、これをタップしていくような系
において、入力パラレル信号の相対位相が容量、インピ
ーダンスミスマッチ等によって変化している場合でも、
直接確認することが容易でなく、位相調整が繁雑になっ
ていた。
易にできても、図３に示すように、ラック１にフル実装
したような場合には、波形測定用プローブを当ててにく
く、観測が困難であった。このため、例えばバス信号を
マザーボード５に通し、これをタップしていくような系
において、入力パラレル信号の相対位相が容量、インピ
ーダンスミスマッチ等によって変化している場合でも、
直接確認することが容易でなく、位相調整が繁雑になっ
ていた。
【０００７】
【発明が解決しようとする課題】以上述べたように従来
のラック収納型パラレル信号処理基板では、ラックに他
の基板と近接かつ平行に実装された場合に、パラレル信
号の入力端がラックの奥にあるため、基板入力時におけ
るパラレル信号の時間的相対関係の確認が困難であり、
実装後の調整が繁雑であった。
のラック収納型パラレル信号処理基板では、ラックに他
の基板と近接かつ平行に実装された場合に、パラレル信
号の入力端がラックの奥にあるため、基板入力時におけ
るパラレル信号の時間的相対関係の確認が困難であり、
実装後の調整が繁雑であった。
【０００８】この発明は上記の問題を解決するためにな
されたもので、ラックに他の基板と近接かつ平行に実装
された場合であっても、基板入力時におけるパラレル信
号の時間的相対関係の確認が容易で、実装後の調整を容
易にすることのできるラック収納型パラレル信号処理基
板を提供することを目的とする。
されたもので、ラックに他の基板と近接かつ平行に実装
された場合であっても、基板入力時におけるパラレル信
号の時間的相対関係の確認が容易で、実装後の調整を容
易にすることのできるラック収納型パラレル信号処理基
板を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
にこの発明に係るラック収納型パラレル信号処理基板は
、他の基板と共に近接かつ平行にしてラックに収納され
、ラック背面側でマザーボードに接続され、このマザー
ボードから少なくとも２以上のパラレル信号を入力して
信号処理するラック収納型パラレル信号処理基板におい
て、前記マザーボードとの接続部近傍に前記パラレル信
号毎に設けられ、それぞれ対応するパラレル信号を入力
して正転及び反転の信号処理用パラレル信号と入力モニ
タ用パラレル信号を出力する複数の入力バッファアンプ
と、前記マザーボードとの接続側とは逆側に設けられ、
前記複数の入力バッファアンプから入力モニタ用パラレ
ル信号が導かれる入力モニタ出力部と、前記マザーボー
ドとの接続部における２以上のパラレル信号の時間的相
対関係が前記入力モニタ出力部で等しくなるように配線
する配線手段とを具備して構成される。
にこの発明に係るラック収納型パラレル信号処理基板は
、他の基板と共に近接かつ平行にしてラックに収納され
、ラック背面側でマザーボードに接続され、このマザー
ボードから少なくとも２以上のパラレル信号を入力して
信号処理するラック収納型パラレル信号処理基板におい
て、前記マザーボードとの接続部近傍に前記パラレル信
号毎に設けられ、それぞれ対応するパラレル信号を入力
して正転及び反転の信号処理用パラレル信号と入力モニ
タ用パラレル信号を出力する複数の入力バッファアンプ
と、前記マザーボードとの接続側とは逆側に設けられ、
前記複数の入力バッファアンプから入力モニタ用パラレ
ル信号が導かれる入力モニタ出力部と、前記マザーボー
ドとの接続部における２以上のパラレル信号の時間的相
対関係が前記入力モニタ出力部で等しくなるように配線
する配線手段とを具備して構成される。
【００１０】
【作用】上記構成によるラック収納型パラレル信号処理
基板では、複数の入力バッファアンプを基板のパラレル
信号入力端とみなし、各入力バッファアンプの一方の出
力を入力モニタ用パラレル信号として、マザーボードと
の接続側とは逆側に設けられた入力モニタ出力部に導き
、この入力モニタ出力部までの伝送条件を、各パラレル
信号間の時間的相対関係がマザーボードとの接続部での
関係と等しくなるように配線しているので、ラック前面
から入力モニタ出力部に測定用プローブを容易に当てら
れるようになり、これによってパラレル信号入力時の波
形観測を簡単に行うことができ、調整の繁雑さを解消す
ることができる。
基板では、複数の入力バッファアンプを基板のパラレル
信号入力端とみなし、各入力バッファアンプの一方の出
力を入力モニタ用パラレル信号として、マザーボードと
の接続側とは逆側に設けられた入力モニタ出力部に導き
、この入力モニタ出力部までの伝送条件を、各パラレル
信号間の時間的相対関係がマザーボードとの接続部での
関係と等しくなるように配線しているので、ラック前面
から入力モニタ出力部に測定用プローブを容易に当てら
れるようになり、これによってパラレル信号入力時の波
形観測を簡単に行うことができ、調整の繁雑さを解消す
ることができる。
【００１１】
【実施例】以下、この発明の一実施例を図１及び図２を
参照して詳細に説明する。
参照して詳細に説明する。
【００１２】図１はこの発明に係るラック収納型パラレ
ル信号処理基板の構成を示すものである。この基板３の
図中左側（ラック後面側）にはラック奥のマザーボード
と接続するためのコネクタ１１が設けられ、これと反対
側（ラック前面側）の端部には入力モニタ部としてのコ
ネクタ１２が設けられる。
ル信号処理基板の構成を示すものである。この基板３の
図中左側（ラック後面側）にはラック奥のマザーボード
と接続するためのコネクタ１１が設けられ、これと反対
側（ラック前面側）の端部には入力モニタ部としてのコ
ネクタ１２が設けられる。
【００１３】いま、後面側のコネクタ１１にはマザーボ
ードからｎ個のパラレル信号Ｄ１〜Ｄｎ，Ｄ１−〜Ｄｎ
−（Ｄ１〜Ｄｎの反転信号：多重通信装置ではこのよう
な差動型の形式が多い）が入力されるものとする。この
場合、各一対の正逆パラレル信号Ｄ１とＤ１−，Ｄ２と
Ｄ２−，…ＤｎとＤｎ−はそれぞれ対応して設けられた
入力バッファアンプ１３１〜１３ｎの（＋），（−）端
子に導かれる。
ードからｎ個のパラレル信号Ｄ１〜Ｄｎ，Ｄ１−〜Ｄｎ
−（Ｄ１〜Ｄｎの反転信号：多重通信装置ではこのよう
な差動型の形式が多い）が入力されるものとする。この
場合、各一対の正逆パラレル信号Ｄ１とＤ１−，Ｄ２と
Ｄ２−，…ＤｎとＤｎ−はそれぞれ対応して設けられた
入力バッファアンプ１３１〜１３ｎの（＋），（−）端
子に導かれる。
【００１４】上記入力バッファアンプ１３１〜１３ｎは
それぞれ（＋），（−）差動入力かつ差動出力のもので
、例えばラインレシーバ等が用いられる。各アンプ１３
１〜１３ｎの（＋）側出力端子はそれぞれ信号処理ユニ
ット１４の対応する入力端子に接続される。また、各ア
ンプ１３１〜１３ｎの（−）側出力端子はそれぞれ前面
側コネクタ１２の対応する入力端子に接続される。
それぞれ（＋），（−）差動入力かつ差動出力のもので
、例えばラインレシーバ等が用いられる。各アンプ１３
１〜１３ｎの（＋）側出力端子はそれぞれ信号処理ユニ
ット１４の対応する入力端子に接続される。また、各ア
ンプ１３１〜１３ｎの（−）側出力端子はそれぞれ前面
側コネクタ１２の対応する入力端子に接続される。
【００１５】ここで、上記後面側コネクタ１１と各アン
プ１３１〜１３ｎの入力端子との間、各アンプ１３１〜
１３ｎの（＋）側出力端子と信号処理ユニット１４との
間、各アンプ１３１〜１３ｎの（−）側出力端子と前面
側コネクタ１２との間の配線は、それぞれそれぞれ容量
、インピーダンス等を調整して、伝送信号の位相関係が
等しくなるように、すなわち電気長が等しくなるように
設定しておく。上記構成において、以下、図２を参照し
てその作用について説明する。
プ１３１〜１３ｎの入力端子との間、各アンプ１３１〜
１３ｎの（＋）側出力端子と信号処理ユニット１４との
間、各アンプ１３１〜１３ｎの（−）側出力端子と前面
側コネクタ１２との間の配線は、それぞれそれぞれ容量
、インピーダンス等を調整して、伝送信号の位相関係が
等しくなるように、すなわち電気長が等しくなるように
設定しておく。上記構成において、以下、図２を参照し
てその作用について説明する。
【００１６】図２において、（ａ）は後面側コネクタ１
１の接続点におけるｎ個のパラレル信号Ｄ１〜Ｄｎの入
力波形を示している。尚、ここでは説明を簡単にするた
め、逆相信号Ｄ１−〜Ｄｎ−はＤ１〜Ｄｎに完全に同期
しているものとし、その波形図は省略する。
１の接続点におけるｎ個のパラレル信号Ｄ１〜Ｄｎの入
力波形を示している。尚、ここでは説明を簡単にするた
め、逆相信号Ｄ１−〜Ｄｎ−はＤ１〜Ｄｎに完全に同期
しているものとし、その波形図は省略する。
【００１７】いま、図に示すように、各信号Ｄ１〜Ｄｎ
は互いに同期しており、位相チェック点ｔ０で同時に立
ち上がるものとすれば、同じ電気長の配線により、同位
相で入力バッファアンプ１３１〜１３ｎに送られる。ア
ンプ１３１〜１３ｎは差動入力差動出力であるから、そ
の各（＋）側出力Ｑ１〜Ｑｎは入力側と全く同位相で、
（−）側出力Ｑ１−〜Ｑｎ−は逆位相で出力される。
は互いに同期しており、位相チェック点ｔ０で同時に立
ち上がるものとすれば、同じ電気長の配線により、同位
相で入力バッファアンプ１３１〜１３ｎに送られる。ア
ンプ１３１〜１３ｎは差動入力差動出力であるから、そ
の各（＋）側出力Ｑ１〜Ｑｎは入力側と全く同位相で、
（−）側出力Ｑ１−〜Ｑｎ−は逆位相で出力される。
【００１８】上記アンプ１３１〜１３ｎの（＋）側出力
Ｑ１〜Ｑｎは、同じ電気長の配線により、同位相で信号
処理ユニット１４に送られ、（−）側出力Ｑ１−〜Ｑｎ
−は、同じ電気長の配線により、同位相で入力モニタ用
コネクタ１２に送られる。コネクタ１２の各端子におけ
る信号波形を同図（ｂ）に示す。
Ｑ１〜Ｑｎは、同じ電気長の配線により、同位相で信号
処理ユニット１４に送られ、（−）側出力Ｑ１−〜Ｑｎ
−は、同じ電気長の配線により、同位相で入力モニタ用
コネクタ１２に送られる。コネクタ１２の各端子におけ
る信号波形を同図（ｂ）に示す。
【００１９】図２から明らかなように、後面側コネクタ
１１の接続点におけるパラレル信号Ｄ１〜Ｄｎに対して
、前面側コネクタ１４の接続点におけるモニタ信号Ｑ１
−〜Ｑｎ−は、逆相であり、時間ａだけ送れているもの
の、同じ位相関係を保持している。
１１の接続点におけるパラレル信号Ｄ１〜Ｄｎに対して
、前面側コネクタ１４の接続点におけるモニタ信号Ｑ１
−〜Ｑｎ−は、逆相であり、時間ａだけ送れているもの
の、同じ位相関係を保持している。
【００２０】したがって、上記構成によるラック収納型
パラレル信号処理基板は、ラック前面側にマザーボード
との接続点と同じ位相関係をもってパラレル信号を導出
するので、ラックに実装した状態でも、前面側から測定
装置を接続することができるので、測定の困難性を解消
ができ、実装後の位相関係の調整も容易に行うことがで
きる。
パラレル信号処理基板は、ラック前面側にマザーボード
との接続点と同じ位相関係をもってパラレル信号を導出
するので、ラックに実装した状態でも、前面側から測定
装置を接続することができるので、測定の困難性を解消
ができ、実装後の位相関係の調整も容易に行うことがで
きる。
【００２１】尚、上記実施例において、入力バッファア
ンプ１３１〜１３ｎの（＋）側入力を２系統に分配し、
一方を信号処理ユニット１４に、他方の入力モニタ用コ
ネクタ１２に導出するようにして、正相でモニタするこ
とも考えられる。しかしながら、一般にバッファアンプ
が差動出力形式で逆相出力を取り出しやすいこと、分配
するとインピーダンスの変化等を招き、配線設計、調整
が困難になること等から、上記実施例のように逆相出力
をモニタする方がより簡単である。
ンプ１３１〜１３ｎの（＋）側入力を２系統に分配し、
一方を信号処理ユニット１４に、他方の入力モニタ用コ
ネクタ１２に導出するようにして、正相でモニタするこ
とも考えられる。しかしながら、一般にバッファアンプ
が差動出力形式で逆相出力を取り出しやすいこと、分配
するとインピーダンスの変化等を招き、配線設計、調整
が困難になること等から、上記実施例のように逆相出力
をモニタする方がより簡単である。
【００２２】また、上記後面側の入力モニタ出力部１２
は必ずしもコネクタ形式ではなく、単に端子を配設すれ
ば、目的を実現できることはいうまでもない。さらに、
ｎ個の入力バッファアンプ１３１〜１３ｎを１個のＩＣ
で実現すれば、各アンプの特性を一致させることができ
、いっそう効果的である。
は必ずしもコネクタ形式ではなく、単に端子を配設すれ
ば、目的を実現できることはいうまでもない。さらに、
ｎ個の入力バッファアンプ１３１〜１３ｎを１個のＩＣ
で実現すれば、各アンプの特性を一致させることができ
、いっそう効果的である。
【００２３】
【発明の効果】以上のようにこの発明によれば、ラック
に他の基板と近接かつ平行に実装された場合であっても
、基板入力時におけるパラレル信号の時間的相対関係の
確認が容易で、実装後の調整を容易にすることのできる
ラック収納型パラレル信号処理基板を提供することがで
きる。
に他の基板と近接かつ平行に実装された場合であっても
、基板入力時におけるパラレル信号の時間的相対関係の
確認が容易で、実装後の調整を容易にすることのできる
ラック収納型パラレル信号処理基板を提供することがで
きる。
【図１】この発明に係るラック収納型パラレル信号処理
基板の一実施例を示す構成図。
基板の一実施例を示す構成図。
【図２】上記実施例の作用を説明するための波形図。
【図３】この発明が適用されるラック収納型信号処理シ
ステムの全体構成を示す斜視図。
ステムの全体構成を示す斜視図。
１，６…ラック、２，７…信号分配基板、３…パラレル
信号処理基板、４…信号収集基板、５…マザーボード、
８…ケーブル、１１…後面側コネクタ、１２…前面側コ
ネクタ、１３１〜１３ｎ…入力バッファアンプ、１４…
信号処理ユニット。
信号処理基板、４…信号収集基板、５…マザーボード、
８…ケーブル、１１…後面側コネクタ、１２…前面側コ
ネクタ、１３１〜１３ｎ…入力バッファアンプ、１４…
信号処理ユニット。
Claims (5)
- 【請求項１】 他の基板と共に近接かつ平行にしてラ
ックに収納され、ラック背面側でマザーボードに接続さ
れ、このマザーボードから少なくとも２以上のパラレル
信号を入力して信号処理するラック収納型パラレル信号
処理基板において、前記マザーボードとの接続部近傍に
前記パラレル信号毎に設けられ、それぞれ対応するパラ
レル信号を入力して正転及び反転の信号処理用パラレル
信号と入力モニタ用パラレル信号を出力する複数の入力
バッファアンプと、前記マザーボードとの接続側とは逆
側に設けられ、前記複数の入力バッファアンプから入力
モニタ用パラレル信号が導かれる入力モニタ出力部と、
前記マザーボードとの接続部における２以上のパラレル
信号の時間的相対関係が前記入力モニタ出力部で等しく
なるように配線する配線手段とを具備することを特徴と
する基板管理装置。 - 【請求項２】 前記モニタ出力部は基板上に前記入力
バッファアンプと同数の端子を設けて構成されることを
特徴とする請求項１記載のラック収納型パラレル信号処
理基板。 - 【請求項３】 前記モニタ出力部は基板上にコネクタ
を設けて構成されることを特徴とする請求項１記載のラ
ック収納型パラレル信号処理基板。 - 【請求項４】 前記入力バッファアンプは差動増幅型
ラインレシーバであることを特徴とする請求項１記載の
ラック収納型パラレル信号処理基板。 - 【請求項５】 前記複数の入力バッファアンプは１個
に集積回路化されていることを特徴とするラック収納型
パラレル信号処理基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3054818A JPH04290110A (ja) | 1991-03-19 | 1991-03-19 | ラック収納型パラレル信号処理基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3054818A JPH04290110A (ja) | 1991-03-19 | 1991-03-19 | ラック収納型パラレル信号処理基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04290110A true JPH04290110A (ja) | 1992-10-14 |
Family
ID=12981277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3054818A Pending JPH04290110A (ja) | 1991-03-19 | 1991-03-19 | ラック収納型パラレル信号処理基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04290110A (ja) |
-
1991
- 1991-03-19 JP JP3054818A patent/JPH04290110A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FI90812C (fi) | Elektroninen järjestelmä | |
| US6393607B1 (en) | AC port device for cable television tap | |
| US4179172A (en) | Modular hardware packaging apparatus | |
| CN105468556A (zh) | 具有高速桥板的仪器底架 | |
| US6244881B1 (en) | Connector, data processing apparatus, and network apparatus | |
| EP3382893A1 (en) | Rack comprising a high power rf amplifier | |
| US5245613A (en) | Digital signal time-division multiplex apparatus | |
| JPH04290110A (ja) | ラック収納型パラレル信号処理基板 | |
| US6078507A (en) | Patch panel with incorporated distribution amplifiers | |
| JP4567030B2 (ja) | データ伝送システム試験装置 | |
| US12506243B2 (en) | Redundant network system | |
| US6542382B2 (en) | Densely arranged electrically shielded communication panels | |
| CN112203450A (zh) | 机柜信号互联装置及网络机柜 | |
| US10834481B2 (en) | Audio rack/chassis and patchbay device | |
| JPH10240383A (ja) | 電子回路機器の電源供給構造 | |
| WO2000075796A1 (en) | Isolated high-speed communication bus | |
| JP3309561B2 (ja) | 電子・通信装置 | |
| KR100440590B1 (ko) | 고밀도 케이블 접속을 위한 백플레인 장치 | |
| KR100291475B1 (ko) | 와이드울트라2저전압차스카시백플레인보드 | |
| KR100310848B1 (ko) | 동기식 전송 시스템의 클럭 공급장치_ | |
| JPH0578959B2 (ja) | ||
| JPS59225595A (ja) | 電子回路基板の試験調整装置 | |
| JP2763343B2 (ja) | 警報収集制御方式 | |
| JPH08191196A (ja) | インタコネクション装置及びプロセッサボードの実装方法 | |
| GB2345216A (en) | Signal handling apparatus |