JPH04290144A - メモリ拡張方式 - Google Patents
メモリ拡張方式Info
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- JPH04290144A JPH04290144A JP3078228A JP7822891A JPH04290144A JP H04290144 A JPH04290144 A JP H04290144A JP 3078228 A JP3078228 A JP 3078228A JP 7822891 A JP7822891 A JP 7822891A JP H04290144 A JPH04290144 A JP H04290144A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、デ−タとそのデータの
誤り訂正・検出を行う符号とを記憶する記憶装置のメモ
リ拡張方式に係り、特に、信頼性を確保しながらＩＣメ
モリの世代交替に対応して入出力デ−タビット構成の異
なるＩＣメモリと入れ替えることが可能なメモリ拡張方
式に関する。
誤り訂正・検出を行う符号とを記憶する記憶装置のメモ
リ拡張方式に係り、特に、信頼性を確保しながらＩＣメ
モリの世代交替に対応して入出力デ−タビット構成の異
なるＩＣメモリと入れ替えることが可能なメモリ拡張方
式に関する。
【０００２】
【従来の技術】一般に、ＩＣメモリを用いた記憶装置は
、ＩＣメモリパッケ−ジのピン数を減らして実装密度を
上げるため、入力デ−タを１ビット構成にしたＩＣメモ
リを多数使用して構成されている。しかし、最近ＩＣメ
モリの高集積化に伴い、入出力デ−タを複数（ｂ）ビッ
ト構成（例えば、ｂ＝４）にしたＩＣメモリを用いるケ
−スが増加している。このような（ｂ）ビット構成のＩ
Ｃメモリを使用した記憶装置は、ＩＣメモリが一個故障
した場合でも、そのＩＣメモリから出力される（ｂ）ビ
ットのブロック内に複数ビットの誤りを生ずる恐れがあ
る。
、ＩＣメモリパッケ−ジのピン数を減らして実装密度を
上げるため、入力デ−タを１ビット構成にしたＩＣメモ
リを多数使用して構成されている。しかし、最近ＩＣメ
モリの高集積化に伴い、入出力デ−タを複数（ｂ）ビッ
ト構成（例えば、ｂ＝４）にしたＩＣメモリを用いるケ
−スが増加している。このような（ｂ）ビット構成のＩ
Ｃメモリを使用した記憶装置は、ＩＣメモリが一個故障
した場合でも、そのＩＣメモリから出力される（ｂ）ビ
ットのブロック内に複数ビットの誤りを生ずる恐れがあ
る。
【０００３】そこで、この種の記憶装置に対する誤り訂
正・検出方式として、近年、１ビット誤り訂正・２ビッ
ト誤り検出・同一ｂビットブロック内３ビット以上誤り
検出能力を有するＳＥＣ−ＤＥＤ−ＳｂＥＤ符号（Ｓｉ
ｎｇｌｅ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ−Ｄｏｕ
ｂｌｅ Ｅｒｒｏｒ Ｄｅｔｅｃｔｉｎｇ−Ｓｉｎｇｌ
ｅ（ｂ）−ｂｉｔ−ｂｙｔｅ Ｅｒｒｏｒ Ｄｅｔｅｃ
ｔｉｎｇ Ｃｏｄｅ）を用いる方式が提案されている。
正・検出方式として、近年、１ビット誤り訂正・２ビッ
ト誤り検出・同一ｂビットブロック内３ビット以上誤り
検出能力を有するＳＥＣ−ＤＥＤ−ＳｂＥＤ符号（Ｓｉ
ｎｇｌｅ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ−Ｄｏｕ
ｂｌｅ Ｅｒｒｏｒ Ｄｅｔｅｃｔｉｎｇ−Ｓｉｎｇｌ
ｅ（ｂ）−ｂｉｔ−ｂｙｔｅ Ｅｒｒｏｒ Ｄｅｔｅｃ
ｔｉｎｇ Ｃｏｄｅ）を用いる方式が提案されている。
【０００４】これらの従来技術による誤り訂正・検出方
式として、例えば、 （１）電子通信学会論文ＶｏｌＪ６７−ＤＮｏ．５（１
９８４年５月）に記載された、金田による「半導体記憶
装置のためのバイト誤り検出符号」と題する文献に示さ
れる符号を用いるもの、 （２）特公昭６１−１３９８４６号公報等に記載されて
いるような、ｂ×ｂのマトリクスを列方向に任意に（ｇ
）ビット分巡回置換し、さらに部分マトリクスを連続さ
せて配置した符号を用いるもの、等が知られている。
式として、例えば、 （１）電子通信学会論文ＶｏｌＪ６７−ＤＮｏ．５（１
９８４年５月）に記載された、金田による「半導体記憶
装置のためのバイト誤り検出符号」と題する文献に示さ
れる符号を用いるもの、 （２）特公昭６１−１３９８４６号公報等に記載されて
いるような、ｂ×ｂのマトリクスを列方向に任意に（ｇ
）ビット分巡回置換し、さらに部分マトリクスを連続さ
せて配置した符号を用いるもの、等が知られている。
【０００５】
【発明が解決しようとする課題】従来技術による記憶装
置は、ＩＣメモリの高集積化（現在４倍／３年）により
、ＩＣメモリ一個当たりのメモリ容量が大きくなるのに
伴い、これを使用する記憶装置のメモリ容量の最小単位
が大きくなり過ぎるという問題点を有していた。
置は、ＩＣメモリの高集積化（現在４倍／３年）により
、ＩＣメモリ一個当たりのメモリ容量が大きくなるのに
伴い、これを使用する記憶装置のメモリ容量の最小単位
が大きくなり過ぎるという問題点を有していた。
【０００６】このような問題点を解決する従来技術とし
て、ＩＣメモリ１個の入出力デ−タビットを複数ビット
構成にしたＩＣメモリを用いて、記憶装置を構成するＩ
Ｃメモリの数を減らし、記憶装置のメモリ容量が増えす
ぎないようするものが知られている。しかし、この従来
技術は、ＩＣメモリの世代交代によるメモリの拡張にお
いて、ＩＣメモリ１個が故障することにより複数ビット
の誤りが発生する可能性が高くなるのに対し、その検出
能力を確保する点について配慮されておらず、ＩＣメモ
リの世代交替に信頼性を保ちながら対応していくことが
困難であるという問題点を有している。以下、この点に
ついて図面により説明する。
て、ＩＣメモリ１個の入出力デ−タビットを複数ビット
構成にしたＩＣメモリを用いて、記憶装置を構成するＩ
Ｃメモリの数を減らし、記憶装置のメモリ容量が増えす
ぎないようするものが知られている。しかし、この従来
技術は、ＩＣメモリの世代交代によるメモリの拡張にお
いて、ＩＣメモリ１個が故障することにより複数ビット
の誤りが発生する可能性が高くなるのに対し、その検出
能力を確保する点について配慮されておらず、ＩＣメモ
リの世代交替に信頼性を保ちながら対応していくことが
困難であるという問題点を有している。以下、この点に
ついて図面により説明する。
【０００７】図５は従来技術によるメモリ拡張方式の例
を説明する図、図６は従来技術の場合のパリティマトリ
クスを示す図である。
を説明する図、図６は従来技術の場合のパリティマトリ
クスを示す図である。
【０００８】いま、例えば、図５に示すように、デ−タ
幅４バイト（３２ビット）の記憶装置を構成するものと
する。
幅４バイト（３２ビット）の記憶装置を構成するものと
する。
【０００９】このような記憶装置を、１ビット構成のＩ
Ｃメモリを使用して構成する場合、１ビット誤り訂正・
２ビット誤り検出を行う必要があり、このための検査ビ
ットとして７ビットを必要とするので、記憶装置の符号
長は３９ビットとなる。このため、記憶装置は、ＩＣメ
モリを３９個使用して構成できることになる。
Ｃメモリを使用して構成する場合、１ビット誤り訂正・
２ビット誤り検出を行う必要があり、このための検査ビ
ットとして７ビットを必要とするので、記憶装置の符号
長は３９ビットとなる。このため、記憶装置は、ＩＣメ
モリを３９個使用して構成できることになる。
【００１０】この場合、ＩＣメモリとして第１世代の１
メガビットダイナミックＲＡＭ（以下、ＭビットＤＲＡ
Ｍという）を使用すると、記憶装置のメモリ容量の最小
単位は４メガバイト（以下、ＭＢという）となる。同様
に、第２世代の４ＭビットＤＲＡＭを使用すると、記憶
装置のメモリ容量の最小単位は１６ＭＢとなり、さらに
、第３世代の１６ＭビットＤＲＡＭを使用すると、記憶
装置のメモリ容量の最小単位は６４ＭＢとなる。このよ
うに、各世代のＩＣメモリを１ビット構成として使用す
ると、記憶装置のメモリ容量の最小単位が大きくなるこ
とになる。
メガビットダイナミックＲＡＭ（以下、ＭビットＤＲＡ
Ｍという）を使用すると、記憶装置のメモリ容量の最小
単位は４メガバイト（以下、ＭＢという）となる。同様
に、第２世代の４ＭビットＤＲＡＭを使用すると、記憶
装置のメモリ容量の最小単位は１６ＭＢとなり、さらに
、第３世代の１６ＭビットＤＲＡＭを使用すると、記憶
装置のメモリ容量の最小単位は６４ＭＢとなる。このよ
うに、各世代のＩＣメモリを１ビット構成として使用す
ると、記憶装置のメモリ容量の最小単位が大きくなるこ
とになる。
【００１１】ＤＲＡＭの記憶容量は、一般に約３年で４
倍に増加するのに対し、ワ−クステ−ション等の装置に
おいて要求されるメモリ容量は、４年で２倍程度の増加
にすぎないため、１ビット構成とした第１世代の１Ｍビ
ットＤＲＡＭを使用して構成していた記憶装置を、第２
世代の４ＭビットＤＲＡＭを使用して構成する場合には
、入出力デ−タを４ビット構成としたＩＣメモリを使用
して最小メモリ容量を４ＭＢとし、また、第３世代の１
６ＭビットＤＲＡＭを使用する場合には、８ビット構成
のＩＣメモリを使用して最小メモリ容量を２倍の８ＭＢ
とすることが考えられる。
倍に増加するのに対し、ワ−クステ−ション等の装置に
おいて要求されるメモリ容量は、４年で２倍程度の増加
にすぎないため、１ビット構成とした第１世代の１Ｍビ
ットＤＲＡＭを使用して構成していた記憶装置を、第２
世代の４ＭビットＤＲＡＭを使用して構成する場合には
、入出力デ−タを４ビット構成としたＩＣメモリを使用
して最小メモリ容量を４ＭＢとし、また、第３世代の１
６ＭビットＤＲＡＭを使用する場合には、８ビット構成
のＩＣメモリを使用して最小メモリ容量を２倍の８ＭＢ
とすることが考えられる。
【００１２】この場合、第２世代のＩＣメモリを使用し
た記憶装置は、ＩＣメモリ１個が故障して、４ビット以
内の誤りが発生する可能性が高いため、誤り訂正・検出
符号として、ＳＥＣ−ＤＥＤ−Ｓ４ＥＤ符号を用いると
、検査ビットが７ビットとなり、全体の符号長が３９ビ
ットとなるので、ＩＣメモリを１０個使用することによ
り構成することができる。なお、このように構成される
記憶装置は、空きが１ビット生じる。
た記憶装置は、ＩＣメモリ１個が故障して、４ビット以
内の誤りが発生する可能性が高いため、誤り訂正・検出
符号として、ＳＥＣ−ＤＥＤ−Ｓ４ＥＤ符号を用いると
、検査ビットが７ビットとなり、全体の符号長が３９ビ
ットとなるので、ＩＣメモリを１０個使用することによ
り構成することができる。なお、このように構成される
記憶装置は、空きが１ビット生じる。
【００１３】同様に、第３世代のＩＣメモリを使用する
記憶装置は、８ビット以内の誤りが発生する可能性が高
くなるため、誤り訂正・検出符号として、ＳＥＣ−ＤＥ
Ｄ−Ｓ８ＥＤ符号が必要となり、検査ビットが１０ビッ
トとなり、全体の符号長として４２ビットが必要になる
。この場合、記憶装置は、ＩＣメモリ６個を使用するこ
とにより構成することができ、６ビットの空きを生じる
。この第３世代のＩＣメモリを使用した記憶装置は、符
号長が変わるため、他の世代のＩＣメモリを用いた記憶
装置との互換性が無くなるという問題点を有する。
記憶装置は、８ビット以内の誤りが発生する可能性が高
くなるため、誤り訂正・検出符号として、ＳＥＣ−ＤＥ
Ｄ−Ｓ８ＥＤ符号が必要となり、検査ビットが１０ビッ
トとなり、全体の符号長として４２ビットが必要になる
。この場合、記憶装置は、ＩＣメモリ６個を使用するこ
とにより構成することができ、６ビットの空きを生じる
。この第３世代のＩＣメモリを使用した記憶装置は、符
号長が変わるため、他の世代のＩＣメモリを用いた記憶
装置との互換性が無くなるという問題点を有する。
【００１４】一方、符号を共通にする対策として、第３
世代のＩＣメモリを使用して８ビット構成とした場合に
おいても、ＩＣメモリ５個、符号長３９ビットとし、図
６に示すようなパリティマトリクスを持った符号を使用
することも可能であるが、このような構成の記憶装置は
、８ビットブロック内の複数ビット誤りの検出率が７４
．２％と低くなるという問題を生じる。
世代のＩＣメモリを使用して８ビット構成とした場合に
おいても、ＩＣメモリ５個、符号長３９ビットとし、図
６に示すようなパリティマトリクスを持った符号を使用
することも可能であるが、このような構成の記憶装置は
、８ビットブロック内の複数ビット誤りの検出率が７４
．２％と低くなるという問題を生じる。
【００１５】また、符号を共通にするために、第１世代
ＩＣメモリを１ビット構成として使用する記憶装置の符
号長、及び、第２世代ＩＣメモリを４ビット構成として
使用する記憶装置の符号長を、第３世代用と同様に符号
長４２ビットにすると、第１世代では３個、第２世代で
は１個のムダなＩＣメモリを使用しなければならず、経
済的でないという問題が生じる。
ＩＣメモリを１ビット構成として使用する記憶装置の符
号長、及び、第２世代ＩＣメモリを４ビット構成として
使用する記憶装置の符号長を、第３世代用と同様に符号
長４２ビットにすると、第１世代では３個、第２世代で
は１個のムダなＩＣメモリを使用しなければならず、経
済的でないという問題が生じる。
【００１６】本発明の目的は、前述したような従来技術
の問題点を解決することにあり、その第１の目的は、記
憶装置をＭ（Ｍ＝２以上の整数）個のｍ（ｍ＝２以上の
整数）ビット構成のＩＣメモリにより構成する場合に、
Ｎ（Ｎ＞Ｍ）個のｎ（ｎ＜ｍ）ビット構成のＩＣメモリ
を使用して構成される記憶装置からメモリ拡張を行うこ
とにより構成することを可能にし、その場合、ｎビット
構成のＩＣメモリにより構成される記憶装置に余分のＩ
Ｃメモリを使用する必要をなくし、また、ｍビット構成
のＩＣメモリを使用する記憶装置の信頼性をも確保する
ことのできるメモリ拡張方式を提供することにある。
の問題点を解決することにあり、その第１の目的は、記
憶装置をＭ（Ｍ＝２以上の整数）個のｍ（ｍ＝２以上の
整数）ビット構成のＩＣメモリにより構成する場合に、
Ｎ（Ｎ＞Ｍ）個のｎ（ｎ＜ｍ）ビット構成のＩＣメモリ
を使用して構成される記憶装置からメモリ拡張を行うこ
とにより構成することを可能にし、その場合、ｎビット
構成のＩＣメモリにより構成される記憶装置に余分のＩ
Ｃメモリを使用する必要をなくし、また、ｍビット構成
のＩＣメモリを使用する記憶装置の信頼性をも確保する
ことのできるメモリ拡張方式を提供することにある。
【００１７】また、本発明の第２の目的は、誤り訂正・
検出符号を、第１世代から３世代のＩＣメモリを使用す
る記憶装置の全てに渡って共通に使用できるようにし、
第１及び第２世代におけるムダなＩＣメモリを少なくし
、かつ、第３世代における信頼性も確保することのでき
るメモリ拡張方式を提供することにある。
検出符号を、第１世代から３世代のＩＣメモリを使用す
る記憶装置の全てに渡って共通に使用できるようにし、
第１及び第２世代におけるムダなＩＣメモリを少なくし
、かつ、第３世代における信頼性も確保することのでき
るメモリ拡張方式を提供することにある。
【００１８】さらに、本発明の第３の目的は、前述の二
つの目的を達成するためのメモリボ−ドを提供すること
にある。
つの目的を達成するためのメモリボ−ドを提供すること
にある。
【００１９】
【課題を解決するための手段】本発明によれば前記第１
の目的は、Ｎ個のｎビット構成のＩＣメモリを使用する
記憶装置における、誤り訂正・検出符号の符号長を、ｎ
ビットブロック内３ビット以上誤り検出に必要な符号長
より大きく、Ｍ個のｍビット構成のＩＣメモリを使用す
る記憶装置における、誤り訂正・検出符号の符号長を、
ｍビットブロック内３ビット以上誤り検出に必要な符号
長より小さい範囲で、かつ、ｎの倍数である符号長とし
、さらに、ｍビットブロック内の３ビット以上誤りに対
する検出能力を向上させるように短縮化した符号を用い
るようにすることにより達成される。
の目的は、Ｎ個のｎビット構成のＩＣメモリを使用する
記憶装置における、誤り訂正・検出符号の符号長を、ｎ
ビットブロック内３ビット以上誤り検出に必要な符号長
より大きく、Ｍ個のｍビット構成のＩＣメモリを使用す
る記憶装置における、誤り訂正・検出符号の符号長を、
ｍビットブロック内３ビット以上誤り検出に必要な符号
長より小さい範囲で、かつ、ｎの倍数である符号長とし
、さらに、ｍビットブロック内の３ビット以上誤りに対
する検出能力を向上させるように短縮化した符号を用い
るようにすることにより達成される。
【００２０】また、前記第２の目的は、第１世代のＩＣ
メモリを用いる場合に、予め余分なＩＣメモリを使用し
ておくことにより達成される。
メモリを用いる場合に、予め余分なＩＣメモリを使用し
ておくことにより達成される。
【００２１】すなわち、前記第２の目的は、１ビット構
成、ｎビット構成、ｍビット構成（１＜ｎ＜ｍ）で使用
される異なる３世代のＩＣメモリを使用して構成される
それぞれの記憶装置において、１ビット構成ＩＣメモリ
を使用する場合には、ＩＣメモリを余分に使用し、誤り
訂正・検出符号を、ｎビットブロック内３ビット以上誤
り検出に必要な符号長より大きく、ｍビットブロック内
３ビット以上誤り検出に必要な符号長より小さい範囲で
、かつ、ｎの倍数である符号長として、符号長、誤り訂
正・検出符号の構成を３世代のＩＣメモリを使用する記
憶装置で共通に使用するようにしたものである。
成、ｎビット構成、ｍビット構成（１＜ｎ＜ｍ）で使用
される異なる３世代のＩＣメモリを使用して構成される
それぞれの記憶装置において、１ビット構成ＩＣメモリ
を使用する場合には、ＩＣメモリを余分に使用し、誤り
訂正・検出符号を、ｎビットブロック内３ビット以上誤
り検出に必要な符号長より大きく、ｍビットブロック内
３ビット以上誤り検出に必要な符号長より小さい範囲で
、かつ、ｎの倍数である符号長として、符号長、誤り訂
正・検出符号の構成を３世代のＩＣメモリを使用する記
憶装置で共通に使用するようにしたものである。
【００２２】さらに、前記第３の目的は、前記ＩＣメモ
リを搭載するメモリボ−ドの入出力インタ−フェイスを
、誤り訂正・検出符号と各ＩＣメモリの入出力デ−タが
、符号の同一バイト内の連続するビットに割り当てられ
るように物理的に対応させて、ＩＣメモリをメモリボ−
ドに実装（配置・配線等）するようにすることにより達
成される。
リを搭載するメモリボ−ドの入出力インタ−フェイスを
、誤り訂正・検出符号と各ＩＣメモリの入出力デ−タが
、符号の同一バイト内の連続するビットに割り当てられ
るように物理的に対応させて、ＩＣメモリをメモリボ−
ドに実装（配置・配線等）するようにすることにより達
成される。
【００２３】
【作用】前記第１の目的を達成するための手段によれば
、Ｎ×ｎビットブロック内の３ビット以上の誤りを１０
０％検出し、かつ、Ｍ×ｍビットブロック内の３ビット
以上の誤りを高い確率で検出することができる。これに
より、信頼度を下げることなく、入出力デ−タビット数
がＮ×ｎで、ｎビット構成のＩＣメモリにより構成され
る記憶装置のＩＣメモリをｍビット構成のＩＣメモリへ
交換することができるので、無駄なＩＣメモリを使用す
ることなく、信頼性を確保しながら、記憶装置としての
メモリ容量を一定に保って、メモリの世代交代を行うこ
とが可能となる。
、Ｎ×ｎビットブロック内の３ビット以上の誤りを１０
０％検出し、かつ、Ｍ×ｍビットブロック内の３ビット
以上の誤りを高い確率で検出することができる。これに
より、信頼度を下げることなく、入出力デ−タビット数
がＮ×ｎで、ｎビット構成のＩＣメモリにより構成され
る記憶装置のＩＣメモリをｍビット構成のＩＣメモリへ
交換することができるので、無駄なＩＣメモリを使用す
ることなく、信頼性を確保しながら、記憶装置としての
メモリ容量を一定に保って、メモリの世代交代を行うこ
とが可能となる。
【００２４】また、第２の目的を達成するための手段に
よれば、３世代のＩＣメモリを使用して構成されるそれ
ぞれの記憶装置において、１個のＩＣメモリに対する入
出力デ−タビットを増やしていっても、他の世代のＩＣ
メモリを使用した記憶装置と同一の誤り訂正・検出符号
を使用して誤り検出能力を確保することができるので、
長期間にわたり適当なメモリ容量を持つ記憶装置を供給
していくことができる。
よれば、３世代のＩＣメモリを使用して構成されるそれ
ぞれの記憶装置において、１個のＩＣメモリに対する入
出力デ−タビットを増やしていっても、他の世代のＩＣ
メモリを使用した記憶装置と同一の誤り訂正・検出符号
を使用して誤り検出能力を確保することができるので、
長期間にわたり適当なメモリ容量を持つ記憶装置を供給
していくことができる。
【００２５】また、第３の目的を達成するための手段に
よれば、誤り訂正・検出符号のビットと各ＩＣメモリの
入出力デ−タビットとが対応したメモリボ−ドを供給す
ることができるので、前記第１、第２の目的を、物理的
にも達成することのできる手段を提供することができる
。
よれば、誤り訂正・検出符号のビットと各ＩＣメモリの
入出力デ−タビットとが対応したメモリボ−ドを供給す
ることができるので、前記第１、第２の目的を、物理的
にも達成することのできる手段を提供することができる
。
【００２６】
【実施例】以下、本発明によるメモリ拡張方式の一実施
例を図面により詳細に説明する。
例を図面により詳細に説明する。
【００２７】図１は本発明のメモリ拡張方式の一実施例
を説明する図、図２は本発明のメモリ拡張方式を使用す
る記憶装置の構成を示すブロック図、図３は本発明のメ
モリ拡張方式で用いる誤り訂正・検出符号のパリティマ
トリクスの一例を示す図、図４はＩＣメモリを搭載した
メモリボードの入出力インターフェイスの接続例を説明
する図である。図２において、２はチェックビット生成
回路、５、７１はシンドローム生成回路、７は誤り訂正
回路、９は誤り判定回路、７２は誤り訂正回路、１００
は処理装置、２００は誤り訂正・検出回路、３００はメ
モリボードである。
を説明する図、図２は本発明のメモリ拡張方式を使用す
る記憶装置の構成を示すブロック図、図３は本発明のメ
モリ拡張方式で用いる誤り訂正・検出符号のパリティマ
トリクスの一例を示す図、図４はＩＣメモリを搭載した
メモリボードの入出力インターフェイスの接続例を説明
する図である。図２において、２はチェックビット生成
回路、５、７１はシンドローム生成回路、７は誤り訂正
回路、９は誤り判定回路、７２は誤り訂正回路、１００
は処理装置、２００は誤り訂正・検出回路、３００はメ
モリボードである。
【００２８】図１に示す本発明の実施例は、データ幅３
２ビット（４バイト）の記憶装置において、第１世代と
して１Ｍビット、第２世代として４Ｍビット、第３世代
として１６ＭビットのＩＣメモリを使用し、これらの世
代間で順次メモリを拡張していく例である。図１におい
て、横方向は、それぞれの世代のＩＣメモリとその入出
力データのビット構成を示し、縦方向は、ＩＣメモリの
入出力データのビット構成によって装置として構成でき
る最小メモリ容量を示し、図中の分子にこのとき使用す
るＩＣメモリ数が、分母にその符号長が示されている。 また、図１において、点線の矢印は、従来技術による方
式の場合に可能なメモリの拡張方式を示し、実線の矢印
は、本発明により可能になるメモリの拡張方式を示す。
２ビット（４バイト）の記憶装置において、第１世代と
して１Ｍビット、第２世代として４Ｍビット、第３世代
として１６ＭビットのＩＣメモリを使用し、これらの世
代間で順次メモリを拡張していく例である。図１におい
て、横方向は、それぞれの世代のＩＣメモリとその入出
力データのビット構成を示し、縦方向は、ＩＣメモリの
入出力データのビット構成によって装置として構成でき
る最小メモリ容量を示し、図中の分子にこのとき使用す
るＩＣメモリ数が、分母にその符号長が示されている。 また、図１において、点線の矢印は、従来技術による方
式の場合に可能なメモリの拡張方式を示し、実線の矢印
は、本発明により可能になるメモリの拡張方式を示す。
【００２９】本発明の実施例は、ＩＣメモリの世代交代
によって最小メモリ容量が大きくなり過ぎないように、
ＩＣメモリを、第１世代では１ビット構成、第２世代で
は４ビット構成、第３世代では８ビット構成として使用
し、符号長を、Ｓ４ＥＤ機能に必要な符号長３９ビット
より大きく、Ｓ８ＥＤ機能に必要な符号長４２ビットよ
り小さい範囲で、４の倍数で構成することのできる４０
ビットとして構成した。
によって最小メモリ容量が大きくなり過ぎないように、
ＩＣメモリを、第１世代では１ビット構成、第２世代で
は４ビット構成、第３世代では８ビット構成として使用
し、符号長を、Ｓ４ＥＤ機能に必要な符号長３９ビット
より大きく、Ｓ８ＥＤ機能に必要な符号長４２ビットよ
り小さい範囲で、４の倍数で構成することのできる４０
ビットとして構成した。
【００３０】これにより、本発明の実施例は、第１世代
ではＩＣメモリを４０個使用して最小メモリ容量を４Ｍ
バイトとし、第２世代ではＩＣメモリを１０個使用して
最小メモリ容量を４Ｍバイトとし、さらに、第３世代で
はＩＣメモリを５個使用して最小メモリ容量を８Ｍバイ
トとするというように、メモリを拡張していくことがで
きる。
ではＩＣメモリを４０個使用して最小メモリ容量を４Ｍ
バイトとし、第２世代ではＩＣメモリを１０個使用して
最小メモリ容量を４Ｍバイトとし、さらに、第３世代で
はＩＣメモリを５個使用して最小メモリ容量を８Ｍバイ
トとするというように、メモリを拡張していくことがで
きる。
【００３１】次に、前述したような本発明によるメモリ
拡張方式を実現する具体的方法について詳細に説明する
。
拡張方式を実現する具体的方法について詳細に説明する
。
【００３２】図２に示す本発明のメモリ拡張方式を用い
た記憶装置の一例において、処理装置１００は、データ
幅３２ビットのデータを処理可能であり、誤り訂正・検
出回路２００は、処理装置１００による記憶装置に対す
るデータ書き込み時に、誤り訂正・検出符号を付加し、
データ読み出し時に、誤りの訂正・検出を行う。また、
メモリボード３００は、本発明によるメモリ拡張方式に
従って、ＩＣメモリを搭載するボードである。
た記憶装置の一例において、処理装置１００は、データ
幅３２ビットのデータを処理可能であり、誤り訂正・検
出回路２００は、処理装置１００による記憶装置に対す
るデータ書き込み時に、誤り訂正・検出符号を付加し、
データ読み出し時に、誤りの訂正・検出を行う。また、
メモリボード３００は、本発明によるメモリ拡張方式に
従って、ＩＣメモリを搭載するボードである。
【００３３】誤り訂正・検出回路２００は、符号化回路
としてのチェックビット生成回路（ＣＧＥＮ）２と、シ
ンドローム生成回路（ＳＧＥＮ）５と、誤り訂正回路（
ＥＣ）７と、誤り判定回路（ＥＤＥＣ）９とにより構成
され、ＥＣ７は、シンドローム生成回路（ＳＤＥＣ）７
１と、訂正回路（ＣＯＲ）７２とにより構成されている
。
としてのチェックビット生成回路（ＣＧＥＮ）２と、シ
ンドローム生成回路（ＳＧＥＮ）５と、誤り訂正回路（
ＥＣ）７と、誤り判定回路（ＥＤＥＣ）９とにより構成
され、ＥＣ７は、シンドローム生成回路（ＳＤＥＣ）７
１と、訂正回路（ＣＯＲ）７２とにより構成されている
。
【００３４】図２に示す記憶装置において、書き込み動
作時、処理装置１００より送られた３２ビットの被符号
化情報１は、ＣＧＥＮ２に入力され、符号長４０ビット
の誤り訂正・検出符号に基づいて、８ビットのチェック
ビット３１に生成され、被符号化情報１に付加されて書
き込み符号化情報３となって、メモリボード３００内の
ＩＣメモリに書き込まれる。
作時、処理装置１００より送られた３２ビットの被符号
化情報１は、ＣＧＥＮ２に入力され、符号長４０ビット
の誤り訂正・検出符号に基づいて、８ビットのチェック
ビット３１に生成され、被符号化情報１に付加されて書
き込み符号化情報３となって、メモリボード３００内の
ＩＣメモリに書き込まれる。
【００３５】また、読み出し動作時時、メモリボード３
００より読み出された読み出し符号化情報４は、前記書
き込みから読み出しまでの間に、ＩＣメモリの障害等に
より誤りを含む形となっている可能性があり、誤り検出
・訂正を行う必要がある。
００より読み出された読み出し符号化情報４は、前記書
き込みから読み出しまでの間に、ＩＣメモリの障害等に
より誤りを含む形となっている可能性があり、誤り検出
・訂正を行う必要がある。
【００３６】このため、読み出し符号化情報４は、ＳＧ
ＥＮ５に入力されると共に、被復号化情報４１がＣＯＲ
７２に入力される。ＳＧＥＮ５は、前記誤り訂正・検出
符号に基づいてシンドローム６を生成する。生成された
シンドローム６は、ＳＤＥＣ７１とＥＤＥＣ９とに入力
される。ＳＤＥＣ７１は、前記誤り訂正・検出符号に基
づいてシンドローム６をデコードし、被復号化情報４１
に訂正可能な誤りがある場合、誤り位置信号７３を発生
する。この誤り位置信号７３は、ＣＯＲ７２に入力され
、ＣＯＲ７２は、すでに入力されている前記被復号化情
報４１の誤りを訂正し、復号化情報８を処理装置１００
に送る。ＣＯＲ７２は、誤り位置信号７３が入力されて
いない場合、訂正を行わず、被復号化情報４１をそのま
ま復号化情報８として、処理装置１００に送る。
ＥＮ５に入力されると共に、被復号化情報４１がＣＯＲ
７２に入力される。ＳＧＥＮ５は、前記誤り訂正・検出
符号に基づいてシンドローム６を生成する。生成された
シンドローム６は、ＳＤＥＣ７１とＥＤＥＣ９とに入力
される。ＳＤＥＣ７１は、前記誤り訂正・検出符号に基
づいてシンドローム６をデコードし、被復号化情報４１
に訂正可能な誤りがある場合、誤り位置信号７３を発生
する。この誤り位置信号７３は、ＣＯＲ７２に入力され
、ＣＯＲ７２は、すでに入力されている前記被復号化情
報４１の誤りを訂正し、復号化情報８を処理装置１００
に送る。ＣＯＲ７２は、誤り位置信号７３が入力されて
いない場合、訂正を行わず、被復号化情報４１をそのま
ま復号化情報８として、処理装置１００に送る。
【００３７】他方、ＥＤＥＣ９は、入力された前記シン
ドローム６を、前記誤り訂正・検出符号に基づいてデコ
ードし、前記読み出し符号化情報４に訂正可能な誤り、
あるいは、訂正不可能な多ビットの誤りがあるか否かの
判定を行う。
ドローム６を、前記誤り訂正・検出符号に基づいてデコ
ードし、前記読み出し符号化情報４に訂正可能な誤り、
あるいは、訂正不可能な多ビットの誤りがあるか否かの
判定を行う。
【００３８】図３には、本発明のメモリ拡張方式で用い
る誤り訂正・検出符号のパリティマトリクスの一例が示
されており、この例は、データ長４バイトのパリティマ
トリクスの例である。図３において、Ｓ０〜７はシンド
ローム、Ｃ０〜７はチェックビットを示している。
る誤り訂正・検出符号のパリティマトリクスの一例が示
されており、この例は、データ長４バイトのパリティマ
トリクスの例である。図３において、Ｓ０〜７はシンド
ローム、Ｃ０〜７はチェックビットを示している。
【００３９】データビットｄ００〜ｄ３１は、バイト０
〜３のビット０〜７に割り当てられている。そして、こ
の例のパリティマトリクスは、符号長４０ビットで構成
されており、ＳＥＣ−ＤＥＤ−Ｓ４ＥＤ機能に必要な３
９ビット（内チェックビット７ビット）より大きく、Ｓ
ＥＣ−ＤＥＤ−Ｓ８ＥＤ機能に必要な４２ビット（内チ
ェックビット１０ビット）より小さく、かつ、４の倍数
の符号長により構成されている。
〜３のビット０〜７に割り当てられている。そして、こ
の例のパリティマトリクスは、符号長４０ビットで構成
されており、ＳＥＣ−ＤＥＤ−Ｓ４ＥＤ機能に必要な３
９ビット（内チェックビット７ビット）より大きく、Ｓ
ＥＣ−ＤＥＤ−Ｓ８ＥＤ機能に必要な４２ビット（内チ
ェックビット１０ビット）より小さく、かつ、４の倍数
の符号長により構成されている。
【００４０】図示パリティマトリクスは、１ビット誤り
を訂正し、２ビット誤りを検出できるように、それぞれ
奇数重みの異なった列ベクトルのみで構成されている。 また、各バイト０〜３内の部分マトリックスであるビッ
ト０〜３、及び、４〜７のシ の各行を、列方向にそれぞれ巡回置き換えたマトリクス
の４パターンを含ませて構成されている。これは、４×
４のあるマトリクスをＸｇ、４ビットブロック内の３ビ
ット誤りの誤りパターンをＥ０ 、同４ビット誤りパタ
ーンをＥｅとしたとき、 （１）Ｘｇの各列ベクトルの重みは１か２（２）Ｅ０・
Ｘｇの重みは３以上 （３）Ｅｅ・Ｘｇの重みは３以上 となるようなマトリクスＸｇを、前記ブロックに対応す
るそれぞれの部分マトリクスに含ませることにより、Ｓ
４ＥＤの条件を満たすためである。
を訂正し、２ビット誤りを検出できるように、それぞれ
奇数重みの異なった列ベクトルのみで構成されている。 また、各バイト０〜３内の部分マトリックスであるビッ
ト０〜３、及び、４〜７のシ の各行を、列方向にそれぞれ巡回置き換えたマトリクス
の４パターンを含ませて構成されている。これは、４×
４のあるマトリクスをＸｇ、４ビットブロック内の３ビ
ット誤りの誤りパターンをＥ０ 、同４ビット誤りパタ
ーンをＥｅとしたとき、 （１）Ｘｇの各列ベクトルの重みは１か２（２）Ｅ０・
Ｘｇの重みは３以上 （３）Ｅｅ・Ｘｇの重みは３以上 となるようなマトリクスＸｇを、前記ブロックに対応す
るそれぞれの部分マトリクスに含ませることにより、Ｓ
４ＥＤの条件を満たすためである。
【００４１】さらに、図示パリティマトリクスは、巡回
置き換えビット数の等しい該マトリクスを含む部分マト
リクスを連続させて配置し、しかも、各バイトのビット
０部に１を立てた行をバイトごとに巡回置き換えして付
加することにより、連続した２ブロック８ビットにまた
がった範囲内で生じる複数ビット誤りを検出する能力（
Ｓ８ＥＤ）を高めるように構成されている。
置き換えビット数の等しい該マトリクスを含む部分マト
リクスを連続させて配置し、しかも、各バイトのビット
０部に１を立てた行をバイトごとに巡回置き換えして付
加することにより、連続した２ブロック８ビットにまた
がった範囲内で生じる複数ビット誤りを検出する能力（
Ｓ８ＥＤ）を高めるように構成されている。
【００４２】このとき、Ｓ５〜Ｓ７のシンドロームは、
ビット０〜３とビット４〜７を異なるマトリクスとし、
かつ、奇数重み列の条件を維持するように、そのマトリ
クス としている。
ビット０〜３とビット４〜７を異なるマトリクスとし、
かつ、奇数重み列の条件を維持するように、そのマトリ
クス としている。
【００４３】一般に、ＳＥＣ−ＤＥＤ、あるいはＳＥＣ
−ＤＥＤ−ＳｂＥＤ符号を用いた誤り訂正・検出方式は
、偶数ビットの複数ビット誤りは、シンドロームがすべ
て０の場合を除き検出することができるので、その検出
能力が高い。しかし、奇数ビットの複数ビット誤りは、
シンドロームがパリティマトリクスの列ベクトル以外と
なる場合しか検出できないので、その検出能力が低い。
−ＤＥＤ−ＳｂＥＤ符号を用いた誤り訂正・検出方式は
、偶数ビットの複数ビット誤りは、シンドロームがすべ
て０の場合を除き検出することができるので、その検出
能力が高い。しかし、奇数ビットの複数ビット誤りは、
シンドロームがパリティマトリクスの列ベクトル以外と
なる場合しか検出できないので、その検出能力が低い。
【００４４】本発明で用いるパリティマトリクスの例は
、Ｓ０〜４の重みが３以上であれば、このような複数ビ
ットの誤りを検出することが可能である。図３に示すパ
リティマトリクスは、８ビットブロック内に渡って、Ｓ
０〜４内に、すべて１の行が１列あり、他の４列内が単
位マトリクス状になっているので、前記８ビットブロッ
ク内で奇数ビットの複数ビット誤りが発生したとき、す
べて１の行のシンドロームは必ず１となり、他の４列の
シンドロームも２つ以上１となる可能性が高く、前記範
囲内で生じた複数ビット誤りを検出する能力を向上させ
ることができる。
、Ｓ０〜４の重みが３以上であれば、このような複数ビ
ットの誤りを検出することが可能である。図３に示すパ
リティマトリクスは、８ビットブロック内に渡って、Ｓ
０〜４内に、すべて１の行が１列あり、他の４列内が単
位マトリクス状になっているので、前記８ビットブロッ
ク内で奇数ビットの複数ビット誤りが発生したとき、す
べて１の行のシンドロームは必ず１となり、他の４列の
シンドロームも２つ以上１となる可能性が高く、前記範
囲内で生じた複数ビット誤りを検出する能力を向上させ
ることができる。
【００４５】ちなみに、図３に示すパリティマトリクス
を用いた場合の８ビットブロック内の２〜８ビット誤り
の検出率は、９０．４５％である。
を用いた場合の８ビットブロック内の２〜８ビット誤り
の検出率は、９０．４５％である。
【００４６】次に、本発明の実施例によるメモリボード
の実装例について、図４により説明する。
の実装例について、図４により説明する。
【００４７】図４（ｂ）は、第１世代のＩＣメモリであ
る１Ｍビットのメモリを１ビット構成で使用したＩＣメ
モリを４０個搭載したメモリボード、図４（ｃ）は、第
２世代のＩＣメモリである４Ｍビットのメモリを４ビッ
ト構成で使用したＩＣメモリを１０個搭載したメモリボ
ード、図４（ｄ）は、第３世代のＩＣメモリである１６
Ｍビットのメモリを８ビット構成で使用したＩＣメモリ
を５個搭載したメモリボードの実装の例である。そして
、これらのメモリボードにより、それぞれ、４ＭＢ、４
ＭＢ、８ＭＢの記憶装置を構成している。
る１Ｍビットのメモリを１ビット構成で使用したＩＣメ
モリを４０個搭載したメモリボード、図４（ｃ）は、第
２世代のＩＣメモリである４Ｍビットのメモリを４ビッ
ト構成で使用したＩＣメモリを１０個搭載したメモリボ
ード、図４（ｄ）は、第３世代のＩＣメモリである１６
Ｍビットのメモリを８ビット構成で使用したＩＣメモリ
を５個搭載したメモリボードの実装の例である。そして
、これらのメモリボードにより、それぞれ、４ＭＢ、４
ＭＢ、８ＭＢの記憶装置を構成している。
【００４８】これらの実装例は、それぞれ、図４（ａ）
に示すＩＣメモリの入出力データビットと、図３により
説明した符号とのインターフェイスの様子を示しており
、特に、図４（ｃ）の例では、図３に示すパリティマト
リクスの連続する４ビットとＩＣメモリ１個の入出力デ
ータ４ビットとが対応するように、また、図４（ｄ）の
例では、図３のパリティマトリクスの連続する８ビット
とＩＣメモリ１個の入出力データ８ビットとが対応する
ようにインターフェイスが決められている。
に示すＩＣメモリの入出力データビットと、図３により
説明した符号とのインターフェイスの様子を示しており
、特に、図４（ｃ）の例では、図３に示すパリティマト
リクスの連続する４ビットとＩＣメモリ１個の入出力デ
ータ４ビットとが対応するように、また、図４（ｄ）の
例では、図３のパリティマトリクスの連続する８ビット
とＩＣメモリ１個の入出力データ８ビットとが対応する
ようにインターフェイスが決められている。
【００４９】本発明の実施例は、これにより、図３によ
り説明した条件によって高い確率で誤りを検出すること
ができる。
り説明した条件によって高い確率で誤りを検出すること
ができる。
【００５０】なお、前述の説明では、ＩＣメモリの第１
世代として１Ｍビット、第２世代として４Ｍビット、第
３世代として１６ＭビットのＤＲＡＭを使用するとした
が、本発明は、これに限定されものではなく、他の世代
のＩＣメモリを使用する場合にも同様に適用することが
できる。
世代として１Ｍビット、第２世代として４Ｍビット、第
３世代として１６ＭビットのＤＲＡＭを使用するとした
が、本発明は、これに限定されものではなく、他の世代
のＩＣメモリを使用する場合にも同様に適用することが
できる。
【００５１】また、図１のメモリ拡張の方法は、実線の
矢印に限定するものではなく、同じ誤り訂正・検出符号
であれば、種々の方法によるメモリの拡張が可能である
。また、誤り訂正・検出符号も図３による方法に限定す
るものではなく、他のパリティマトリクスを使用するこ
とも可能である。
矢印に限定するものではなく、同じ誤り訂正・検出符号
であれば、種々の方法によるメモリの拡張が可能である
。また、誤り訂正・検出符号も図３による方法に限定す
るものではなく、他のパリティマトリクスを使用するこ
とも可能である。
【００５２】
【発明の効果】以上説明したように本発明によれば、Ｉ
Ｃメモリの高密度化に伴う世代交代において、互換性の
ある誤り訂正・検出符号を用いて、初めから無駄なＩＣ
メモリを多く使用しておくことなく、ＩＣメモリを多ビ
ット構成にして使用し、記憶装置としての最小メモリ容
量を一定としながら、しかも、誤り検出能力を維持して
信頼性を保つことのできる記憶装置を提供することがで
きる。
Ｃメモリの高密度化に伴う世代交代において、互換性の
ある誤り訂正・検出符号を用いて、初めから無駄なＩＣ
メモリを多く使用しておくことなく、ＩＣメモリを多ビ
ット構成にして使用し、記憶装置としての最小メモリ容
量を一定としながら、しかも、誤り検出能力を維持して
信頼性を保つことのできる記憶装置を提供することがで
きる。
【００５３】また、数世代のＩＣメモリに対して対応す
ることができるので、その時々の安価なＩＣメモリを使
用できるという効果を得ることができる。
ることができるので、その時々の安価なＩＣメモリを使
用できるという効果を得ることができる。
【図１】本発明のメモリ拡張方式の一例を示す図である
。
。
【図２】本発明のメモリ拡張方式を用いた装置の一例を
示すブロック図である。
示すブロック図である。
【図３】本発明のメモリ拡張方式で用いる誤り訂正・検
出符号のパリティマトリクスの一例を示す図である。
出符号のパリティマトリクスの一例を示す図である。
【図４】ＩＣメモリを搭載したメモリボードの入出力イ
ンターフェイスの接続例を示す図である。
ンターフェイスの接続例を示す図である。
【図５】従来のメモリ拡張方式の一例を示す図である。
【図６】従来のメモリ拡張方式の誤り訂正・検出符号の
パリティマトリクスの一例を示す図である。
パリティマトリクスの一例を示す図である。
２ チェックビット生成回路
５ シンドローム生成回路
７ 誤り訂正回路
９ 誤り判定回路
７１ シンドローム生成回路
７２ 訂正回路
Claims (4)
- 【請求項１】 誤り訂正・検出符号を用いて、誤り訂
正検出を行い、入出力デ−タがＮ×ｎ（Ｎ及びｎは正の
整数）ビットで、ｎビット構成のＩＣメモリにより構成
される記憶装置のＩＣメモリを、ｍ（ｍはｎより大きい
正の整数）ビット構成のＩＣメモリに交換し、入出力デ
ータをＭ×ｍビット（ＭはＮより小さい正の整数）とす
るメモリ拡張方式において、データと誤り訂正・検出符
号とを含む符号長を、ｎビットブロック内の３ビット以
上の誤り検出に必要な符号長より大きく、ｍビットブロ
ック内の３ビット以上の誤り検出に必要な符号長より小
さい範囲で、かつ、ｎの倍数である符号長とすることを
特徴とするメモリ拡張方式。 - 【請求項２】 前記誤り訂正・検出符号は、ｍビット
ブロック内の３ビット以上の誤り検出能力の向上が可能
なように短縮化された符号であることを特徴とする請求
項１記載のメモリ拡張方式。 - 【請求項３】 １ビット構成のＩＣメモリから、ｎビ
ット構成、さらに、ｍビット構成のＩＣメモリへと３世
代のＩＣメモリを交換するメモリ拡張方式において、１
ビット構成のＩＣメモリを使う場合に、請求項１記載の
メモリ拡張方式に必要な符号長に合わせて、予めＩＣメ
モリを余分に使用しておくことを特徴とするメモリ拡張
方式。 - 【請求項４】 各世代のＩＣメモリを搭載するメモリ
ボ−ドの入出力インタフェ−スを、ＩＣメモリ１個あた
りの入出力デ−タビットが、符号の同一バイト内の連続
するビットに割り当てられるようにように物理的に整合
させておくことを特徴とする請求項３記載のメモリ拡張
方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3078228A JPH04290144A (ja) | 1991-03-19 | 1991-03-19 | メモリ拡張方式 |
| US07/852,954 US5450423A (en) | 1991-03-19 | 1992-03-17 | Data error correcting/detecting system and apparatus compatible with different data bit memory packages |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3078228A JPH04290144A (ja) | 1991-03-19 | 1991-03-19 | メモリ拡張方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04290144A true JPH04290144A (ja) | 1992-10-14 |
Family
ID=13656193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3078228A Pending JPH04290144A (ja) | 1991-03-19 | 1991-03-19 | メモリ拡張方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5450423A (ja) |
| JP (1) | JPH04290144A (ja) |
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| JP2009070356A (ja) * | 2007-09-13 | 2009-04-02 | United Memories Inc | ハミングコードｈ行列における最小重み付けコード数を増やすべくチェック・ビットのパリティビット幅および追加チェック・ビットの使用によるデータブロックの症候群発生を減らす技術 |
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| DE102006010820A1 (de) * | 2006-03-07 | 2007-09-13 | Micronas Gmbh | Fehlerkorrektur- und Fehlererfassungs-Verfahren zum Auslesen von gespeicherten Informationsdaten und Speichersteuereinrichtung dafür |
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| US7721178B2 (en) * | 2006-06-01 | 2010-05-18 | International Business Machines Corporation | Systems, methods, and computer program products for providing a two-bit symbol bus error correcting code |
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| US4862463A (en) * | 1987-07-20 | 1989-08-29 | International Business Machines Corp. | Error correcting code for 8-bit-per-chip memory with reduced redundancy |
| JPH0821238B2 (ja) * | 1987-11-12 | 1996-03-04 | 三菱電機株式会社 | 半導体記憶装置 |
| US5058116A (en) * | 1989-09-19 | 1991-10-15 | International Business Machines Corporation | Pipelined error checking and correction for cache memories |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5450423A (en) | 1995-09-12 |
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