JPH0429091B2

JPH0429091B2 -

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Publication number: JPH0429091B2
Application number: JP1299893A
Authority: JP
Priority date: 1989-01-13
Filing date: 1989-11-20
Publication date: 1992-05-18
Also published as: DE68924479T2; EP0377845B1; US4931970A; JPH02239324A; EP0377845A2; EP0377845A3; DE68924479D1

Description

【発明の詳細な説明】Ａ産業上の利用分野本発明はデータ処理の分野、より詳細に言え
ば、シフトを行つた場合のデータのオーバーフロ
ーによつて、データの精度の喪失があつたか否か
を決めるための、浮動小数点付きの算術演算のデ
ータ処理に関する。

Ｂ従来の技術データ処理技術の分野において、複数ビツトの
バイナリ・データをシフトし、または循環シフト
（circuler shift）する手段を有するデータ処理シ
ステムがあることは良く知られている。データの
シフト動作は、通常、乗算、または除算のような
算術演算を行う時に必要であり、他方、データの
循環は、通常、データ・フイールドの抜取り、ま
たは挿入のようなデータ・フイールドの加工に使
用される。

一般に、データ・フイールドの処理動作におい
て、小さなデータ・フイールドが、より大きなデ
ータ・フイールド中にシフトされる。そのような
動作に使用されるマルチプレクサの幅は、通常、
シフト・レインジ（シフトの大きさ）に依存して
おり、オーバーフローは、シフトされるデータの
オア論理動作に基づいて決められる。

本発明に従つて、マルチプレクサの幅は、シフ
ト・レインジではなく、入力データ・ビツトの数
に基づいており、オーバーフローは、データ信号
ではなく、制御信号をオア論理処理することによ
つて決定される。

Ｃ発明が解決しようとする問題点本発明の目的は、データ・ビツトの喪失を検出
する手段を含む新規なデータ・シフト装置を提供
することにある。

本発明の他の目的は、使用されるスイツチ構造
の幅が、シフト・レインジではなく、入力デー
タ・ビツトの数に従つて動作するシフト装置を提
供することにある。

本発明の他の目的は、データ・ビツトの喪失
が、データ信号によつて検出されるのではなく、
制御信号をオア論理処理することによつて検出さ
れるシフト装置を提供することにある。

Ｄ問題点を解決するための手段本発明に従つて、小さなデータ・フイールド
は、より大きなデータ・フイールド中にシフトさ
れる。スイツチ構造は、小さなデータ・フイール
ド中のビツトの数に従つている。データ・ビツト
の喪失は、小さなデータ・フイールドを、より大
きなデータ・フイールドにシフトするために使用
される制御信号をオア論理処理することによつて
検出される。

Ｅ実施例本発明は、乗算及び浮動小数点のアプリケーシ
ヨンのための「挿入データ・フイールド動作」に
適用される。このタイプの動作において、ｎビツ
トの小さなデータ・フイールドが、ｎビツトのｍ
倍のような大きなデータ・フイールドの中の任意
の位置に挿入される。例えば、ｎ＝16ビツトのデ
ータ・フイールドが、ｎビツトのｍ倍のフイール
ド＝16ビツトの４個のフイールド＝64ビツト・フ
イールドの任意の位置に挿入される。この場合、
16ビツトのデータ・フイールドである第１のフイ
ールド中の「１」のビツトが、64ビツトのデー
タ・フイールドである第２のデータ・フイールド
へシフトされたか否かの決定を行わなければなら
ない。これは、オーバーフローの間で、「１」ビ
ツトが喪失したか否か、そして、若し、喪失して
いるならば、再挿入されなければならないことを
決定するためのIEEE浮動小数点の基準を満足さ
せるために行われる。

本発明の装置は、２つのレベルのスイツチ構造
が設けられ、そのスイツチ構造の幅は、第２のデ
ータ・フイールドの幅であるシフト・レインジに
基づくものとは異なつて、小さなデータ・フイー
ルドの幅に基づいている。

データ・ビツトが喪失したか否かの決定は、同
じデータ・ビツトである４番目毎のデータ・ビツ
トを表わす制御信号をオア論理処理することによ
つて行われる。

「入力」の数（小さいデータ・フイールドの入
力数）は、シフト段に許容された数であり、そし
てシフト段は見掛け上、同じスイツチで構成され
る。64ビツト・フイールド（０ビツト位置乃至63
ビツト位置）中にシフトする16個のビツト（０ビ
ツト位置乃至15ビツト位置）がある。０から63ま
でのシフトの大きさがある（すべてのデータのオ
ーバーフローよりも大きい数）。

第２のレベルは細かいシフト、即ち０，１，
２，３を行い、そして、第１のレベルは粗いシフ
ト、即ち０，４，８，12，16，20，24，28，32，
36，40，44，48，52，56及び60を行う。この長い
数字のリストは、16個の通路を持つスイツチが第
１のレベルに対して必要であるように見える。何
故ならば、この長い数字のリストは、第１のレベ
ルの通常の出力が、16の異なつた場所から来るこ
とが出来るように見えるからである。然しなが
ら、若し、「代表的な」Bnが来る位置についての
正確な計算があるとすれば、それはビツト入力位
置（ｎ−S1）である。この場合、S1は、第１の
レベルのシフトの大きさを表わす。S1は、０，
４，８，12，16，20、…60（このように定義され
た）を持つているから、接続されるべき入力ビツ
トは、ビツト入力位置（ｎ）、ビツト入力位置
（ｎ−４）、ビツト入力位置（ｎ−８）、ビツト入
力位置（ｎ−12）、ビツト入力位置（ｎ−16）、ビ
ツト入力位置（ｎ−20）、…ビツト入力位置（ｎ
−60）である。第１の入力は、15よりも大きくな
いビツト入力位置、即ちビツト入力位置（15）か
ら来るものとし、第２の入力は、ビツト入力位置
（15−４）＝（11）から来るものとし、第３の入力
は、ビツト入力位置（７）から来るものとし、第
４の入力は、ビツト入力位置（３）から来るもの
とし、そして、第５の入力は、ビツト入力位置
（−１）から来るものと仮定して、若し、４入力
以上の通路を見つけようとする試みがあれば、そ
のような試みは失敗する。実際上、そのようなビ
ツト入力位置は無く、通常、ワードはゼロにより
伸長される。従つて、ビツト入力位置（−１）の
「値」は０である。併し、この構造において、０
位置の入力は、段の出力と、その入力（または、
第１のレベルのためのグランド）との間の開回路
と等価であり、そして、開回路を得るための最も
簡単な方法はデバイスを省略することである。

第２図を参照すると、16個のビツト位置、即ち
ビツト位置０乃至ビツト位置16を持つ第１のデー
タ・フイールド２を、64個のビツト位置、即ちビ
ツト位置０乃至ビツト位置63の第２のデータ・フ
イールド４中に挿入することが出来ることを示し
ている。ビツト位置64乃至79の16個のオーバーフ
ロー・ビツト位置がある。ビツト位置64乃至79の
中に、データ・ビツトの喪失を表示する「１」ビ
ツトがあるか否かを、オア・ゲート８が検出す
る。第２図の場合、入力データ・フイールド、即
ち第１のデータ・フイールド２は、第２のデー
タ・フイールド４の０乃至15ビツト位置中に挿入
されるので、それは、ビツト位置64乃至79の中
は、すべて「０」であり、オア・ゲートはデータ
の喪失がないことを示す「０」出力を与える。

第３図は、入力データ・フイールド２が、第２
のデータ・フイールド４中の中間の位置に16回の
シフトによつて挿入されていることを示す図であ
る。この場合も、ビツト位置64乃至79にデータの
オーバーフローは無いから、オア・ゲート８は、
データの喪失が無いことを表わす「０」出力を与
える。

第４図は、データ・フイールド２が、63回のシ
フトによつて挿入された結果、オーバーフロー・
データ・フイールド６のビツト位置64乃至79にオ
ーバーフローが発生されたことを示す図である。
この場合、オーバーフロー・データ・フイールド
６の中に、若し、少なくとも１つのバイナリ
「１」があれば、それは、オア・ゲート８によつ
て検出され、オア・ゲート８は、データの喪失を
表示する「１」出力を発生する。

第１Ａ図及び第１Ｂ図は、本発明のシフト回路
の細部のブロツク図を示し、貼り合せることによ
つて第１図全体のブロツク図となる。入力レジス
タ２は、データをシフトする第１のレベルのスイ
ツチ構造１０を含み、そして、第２のデータ・フ
イールド４（第２図乃至第４図）に対して、ｎ＝
16個の制御信号を与えるデコーダ１２の制御の下
で、ビツト位置A0乃至A15で構成される入力デ
ータ・フイールドを与える。第１のレベルのスイ
ツチ構造１０からのデータ出力は、デコーダ１６
によつて与えられるｍ＝４個の制御信号によつて
制御される第２のレベルのスイツチ構造１４に与
えられる。

第１のレベルのスイツチ構造１０は、スイツチ
構造１０の各スイツチから出力される信号を選択
するためのｍ個の制御入力を持つ入力データ・ス
イツチS₁０乃至S₁67で構成している。入力デー
タ・スイツチS₁０乃至S₁63は、ｍ×ｎ個のビツト
位置の第２データ・フイールド４を構成し、そし
て、ｍ個のスイツチS₁64乃至S₁71は、オーバーフ
ロー・データ・フイールド６を構成する。

第２のレベルのスイツチ構造１４は、１つのデ
ータ出力を選択するために、ｍ個の制御入力を持
つｍ×ｎ個の入力データ・スイツチS₂０乃至S₂64
で構成されている。ｍ×ｎ個のスイツチS₂０乃至
S₂63は、スイツチ構造１０のスイツチS₁０乃至S₁
63から所定の数のデータ入力を受け取る。１つの
オーバーフロー・スイツチS₂64はスイツチ構造１
０のスイツチS₁61乃至S₁64からのデータ入力を受
け取り、そして、オーバーフローが存在するとき
は常に、データ・ビツトの喪失があつたか否かの
表示を与える。即ち、「１」データ・ビツトが第
１のレベルのスイツチ構造１０中にオーバーフロ
ーした時は常に、S₂64の出力に「１」が与えられ
る。この点に関しては後述する。

シフト・レインジは、出力が64ビツトであり、
入力が16ビツトであることに基礎を置いているか
ら、第１のレベル及び第２のレベルのスイツチ構
造１０及び１４は、各スイツチ位置の所で４回路
スイツチを含んでいる。これは、第１のレベル及
び第２のレベルの各スイツチ構造における各スイ
ツチに使用されるトランジスタの数を少なくする
ことが出来る。

第１のレベルのスイツチ構造１０中のｍ番目の
スイツチ、即ちｍ番目毎のスイツチは、同じデー
タ入力を持つているが、異なつた制御入力を持つ
ている。これは、以下に説明する回路動作に関連
して、第７図を参照して詳細に説明する。例え
ば、S₁０及びS₁４は同じデータ入力を持ち、S₁１
及びS₁５は同じデータ入力を持ち、S₁32及びS₁36
は同じデータ入力を持ち、以下同様に、S₁59及び
S₁63まで同じデータ入力を持つている。異なつた
制御信号を持つこのデータの繰り返しは、異なつ
た制御信号によつて、入力データがスイツチ構造
１０中に入力される位置を決める。デコーダ１２
は、スイツチS₁０乃至S₁63に印加されるデータ入
力を制御する制御信号C₁０乃至C₁60を与え、そ
して、制御信号C₁52乃至C₁60は、スイツチS₁64
乃至S₁67に印加されるデータ入力も制御する。ス
イツチS₁64乃至S₁67における４番目毎のデータ・
ビツトを表わす制御信号のオア論理動作は、デー
タ・ビツトの喪失を検出する。これは、第８図を
参照して後述する。

２つのレベルのスイツチ構造１０及び１４は、
０乃至63のシフトを与える。第１のレベルにおい
ては、４ビツトの歩進で０乃至60回のシフト／循
環があり、第２のレベルにおいては、１ビツトの
歩進で０乃至３回のシフトがある。例えば、若
し、０のシフトがあれば、制御信号C₁０及びC₂
０がオンになり、A0乃至A15が、出力０乃至出
力15に現われる。若し、シフト５があれば、制御
信号C₁４およびC₂１がオンになり、A0乃至A15
が、出力５乃至出力20に現われる等々、以下、制
御信号C₁60及びC₂63がオンになり、出力63にA0
が現われるまで同様であり、そして出力64が、
A1乃至A15から「１」のオーバーフローがある
か否かを表示する。この詳細は以下に説明する。

第５図は、スイツチ構造１０のS₁63と、スイツ
チ構造１４のS₂63との細部を示す図である。本発
明に用いられるスイツチは、MOSトランジスタ
で構成されている実施例を示しているけれども、
本発明は、例えばバイポーラ・トランジスタのよ
うな他のトランジスタや、リレーや、LEDによ
り制御されるホト・コンダクタ等でも達成出来る
ことは注意を要する。この２つのレベルのスイツ
チは、出力ワードにビツト63を与える。従つて、
この回路は、ｉ＝63−ｊのように、データ入力A_i
と、第１段の制御ラインC₁ｊに接続されている。
図示されたビツト（ビツト63）は、夫々制御ライ
ンC₁60，C₁56，C₁52及びC₁48によつて選択され
るA₃，A₇，A₁₁及びA₁₅によつて発生されてい
る。この選択は、NMOSトランジスタ46，48，
50，52，54，56，58及び60によつて与えられる。
NMOSトランジスタ46，48，50及び52のソース
は、接地されており、それらのトランジスタのゲ
ートは、夫々A₃，A₇，A₁₁及びA₁₅に接続されて
いる。NMOSトランジスタ54，56，58及び60の
ソースは、NMOSトランジスタ46，48，50及び
52のドレインへ接続されており、NMOSトラン
ジスタ54，56，58及び60のゲートは、制御ライン
C₁60，C₁56，C₁52及びC₁48に接続されている。
NMOSトランジスタ54，56，58及び60のドレイ
ンは、共通に接続されており、第１のレベルのス
イツチの出力B63を構成している。

第２のレベルのスイツチも同様に接続されてお
り、異なつているのは、異なつた制御ラインの機
能から生じる相異が主たるものである。第２のレ
ベルは、どのC₂０，C₂１，C₂２及びC₂３がオン
であるかに従つて、０か、１か、２か、３の大き
さのシフトを与える。この段におけるスイツチ動
作は、４個のNMOSトランジスタ62，64，66及
び68によつて与えられ、これらのトランジスタの
夫々のゲートは、C₂３，C₂２，C₂１及びC₂０に
接続され、これらのトランジスタの夫々のソース
は、第１段の出力B60，B61，B62及びB63に接
続されている。NMOSトランジスタ62，64，66
及び68のドレインは、PMOSトランジスタ70の
ドレインに共通に接続されている。PMOSトラ
ンジスタ70のソースは、電源電圧V_DDに接続さ
れ、ゲートは接地されている。出力は、PMOS
トランジスタ70のドレインからの出力が印加され
るインバータ７２を介して与えられる。

PMOSデバイス70は、常時オンになつている
ことは注意を要する。第２のレベルのスイツチ・
デバイス62，64，66，68と、第１のレベルの入力
デバイス54，56，58，60か、または、第１のレベ
ルの入力デバイス46，48，50，52（そして、同じ
第１のレベルのスイツチ及びB62，B61及びB60
からの入力デバイス）とを通る導電路が無い場
合、PMOSデバイス70は、インバータ62の入力
を高位レベルにするので、出力63に０出力を与え
る。上述したような導電路が存在する時、そのよ
うな導電路は、PMOSデバイス70よりも優先す
るので、インバータの入力は引き降ろされて、出
力63に１出力を与える。上述のスイツチング・ネ
ツトワークにおいて、シフトの大きさｎに対する
導電路は、入力データA_(63-o)が高位である場合に
のみ存在し、従つて、出力データは、A_(63-o)とな
る。例えば、ｎ＝56の場合を考えてみる。この場
合、制御ラインC₁56及びC₂０はオンになり、デ
バイス68及び56をオンに転じる。従つて、インバ
ータ72の入力は、A₇によつて制御され、そして
出力63からの出力は、A₇と同じ値になる。

第６図は、出力０を発生するために、上述と同
じスイツチ配列を示している。前と同じように、
第２のレベルのスイツチは第１のレベルの入力
Bnを選択する。この場合のｎは出力ビツト位置
の数値（ここでは０）からシフトの大きさ（ここ
では０，１，２，３）を差し引いた値である。０
（C₂０によつて選択される）を除いて、すべての
シフトの大きさに対して、この入力は存在せず、
そして、適用される通常の拡張（extension）に
よつて０である。このシフト装置において、ゼロ
の入力の効果は、導電路を与えないから、この場
合、第２のレベルのスイツチは、ソース及びゲー
ト（デバイス34，36及び38）が単純に接地され
る。同様に、第１のレベルにおいて、C₁０以外
のすべての制御によつて制御されるスイツチ通路
は、非存在のビツト位置（A_-4，A_-8…）からデ
ータを受け取り、従つて、これらのスイツチ28，
30，32のゲートは接地されているが、入力デバイ
ス18，20，22，24は、通常通りに接続されてい
る。

第７図はスイツチ構造１０の中間のビツト位置
の２つのスイツチS₁32及びS₁36と、スイツチ構造
１４の中間のビツト位置の２つのスイツチS₂32及
びS₂36との細部を示す図である。これらのスイツ
チは、第５図及び第６図に示したスイツチで説明
した動作と同じように動作する。スイツチS₁32及
びS₁36は４ビツト位置が、１つずれて置き換えら
れており、同じデータ入力A0，A4，A8，A12を
持つているが、異なつた制御信号を持つているこ
とには注意を要する。制御ラインC₁32，C₁28，
C₁24及びC₁20は、S₁32を制御し、C₁36，C₁32，
C₁28及びC₁24は、S₁36を制御する。

第８図は、第１のスイツチ機構１０のオーバー
フロー・フイールドのスイツチS₁64，S₁65，S₁66
及びS₁67と、第２のスイツチ機構１４のオーバー
フロー・スイツチS₂64との細部を示す図であり、
スイツチ機構１４のオーバーフロー・スイツチS₂
64は、オーバーフローがあつた場合、データ・ビ
ツトが失われたか否かを決定するために、４番目
毎のデータ・ビツトを表示する制御信号に対して
効果的にオア論理動作を行う。この動作を言い換
えれば、スイツチS₁64乃至S₁67の中に、オーバー
フローしたビツトの中に「１」ビツトが存在した
か否かを決めることである。

上述の説明から、第１のレベルのスイツチに対
して、４番目毎の４回路スイツチは、同じ４つの
データ・ラインを共用していることには注意を払
う必要がある。従つて、S₁０はデータ入力A₀，
A₄，A₈及びA₁₂を持ち、S₁４はデータ入力ライン
A₀，A₄，A₈及びA₁₂を持ち、そして、一般的に
言えば、S₁4nは、同じデータ入力ラインを持つ
ている。この事実は、データのオーバーフローを
検出するために必要なハードウエアを少なくする
ために利用されている（出力位置64乃至79中に１
つ、またはそれ以上のゼロでないビツトをシフト
する場合に）。第８図の構造（この構造はビツト
位置64乃至79中にシフトされるゼロでないすべて
のビツトを、１個の「オーバーフロー」ビツト
（出力64）に纒めるオア論理動作を含んでいる）
は、第９図を参照するとよく理解することが出来
る。第９図は、シフト構造の拡張を示す図であ
り、以下の説明では、出力65乃至79を含むすべて
のビツトを含んでいるかのようにして説明されて
いる。この図は説明の目的で示したものであつ
て、実際には使用されないことには注意を要す
る。

第９図において、S₁64は、自身の制御線と、デ
ータ入力ビツトの位置を持つている。デバイス74
及び76によつて制御された通路が、絶対に発生し
ない64のシフトのために付勢された時だけ。デバ
イス76はそのゲートが接地されることは注意を要
する。同様に、S₁68のデバイス150及び152は、こ
れらのデバイスを含む通路が絶対に発生しない
68、または64の大きさのシフトに対して付勢され
た時だけ、それらのゲートが接地される。オーバ
ーフロー状態を決定する場合、ゼロでないビツト
は、オーバーフロー領域64乃至79にシフトされた
ことを決めることだけが必要である。これは、第
９図に示した出力B64を、B68、及びB72，B76
（図示せず）へ直接に配線することによつて、極
めて簡単に行うことが出来る。若し、ゼロでない
ビツトが、第１段のスイツチによつて位置64か、
位置68か、位置72か、または位置76の何れかにシ
フトされたならば、この複合ノード（B64として
続けられる）は、アースへ電流を流す。

S₁64及びS₁68の４つの入力は共通なので、入力
デバイスは第１０図に示されたように共用され
る。この回路は第９図の回路と同じ機能を遂行す
るが、S₁68，S₁72及びS₁76の回路は省略されてい
る。これを達成するためには、特に、各スイツチ
（デバイス76，80，84，88）は、対応する通路が
２つの制御状態の下で閉じられねばならない事実
を与えるために、２つの並列デバイスを持つよう
な、より複雑なスイツチ構造を必要とする。この
場合に内在する物理的な構造の不規則性は、第１
１図の構造によつて回避することが出来る、ここ
で、第１０図の２つの並列の制御スイツチは、ス
イツチの値が適当な複数制御状態の１つのスイツ
チによつて省略される。この回路に内在するコス
トの問題は、僅かな制御ラインを付加することだ
けである。第１１図において、前置き制御のオア
回路用の配線か、または付加的なデコーダの出力
用の配線として余分な制御配線を必要とすること
があり得ることは注意を要する。

第８図の残りのスイツチS₁65，S₁66及びS₁67の
動作は、入力される異なつたデータ・ビツトに対
する相異を除いて、上述した回路動作と同じであ
る。このスイツチ構造は、67の位置を越えた位置
を設けることなく、上述したような４個の４回路
スイツチで構成され、その出力は、出力ワードの
位置64…79の中に、第１段のスイツチがゼロでな
いビツトをシフトしたか否かを反映する単一のオ
ア出力信号B64を発生する。

S₂64は上述のスイツチと同じように動作し、そ
の出力は、出力64に出力する。即ち、第１段か
ら、オーバフロー領域（64乃至79）中にシフトさ
れたデータを出力64に出するか（デバイス100は
常にオン）、または、B61，B62、或はB63から第
２段にシフト入力するデータをオア演算して出力
64に出力する。従つて、例えば第２段のシフト装
置が、２ビツト、または３ビツト（C₂２または
C₂３）だけシフトしたとすれば、ゼロでないデ
ータが、B62からオーバーフロー領域に伝播す
る。

オーバーフローの中に「１」があるか否かを決
めるために、16個すべての入力ビツトA₀乃至A₁₅
がテストされる。

S₁64はA₀，A₄，A₈及びA₁₂のデータ入力を持
ち、S₁65はA₁，A₅，A₉及びA₁₃のデータ入力を
持ち、S₁66はA₂，A₆，A₁₀及びA₁₄のデータ入力
を持ち、そして、S₁67はA₃，A₇，A₁₁及びA₁₅の
データ入力を持つている。各スイツチは、C₁52，
C₁56及びC₁60によつて制御され、決定を遂行す
る。S₁64の動作は既に説明した通りであり、S₁
65，S₁66及びS₁67の動作は、S₁64の動作と同じで
ある。

S₁64はNMOSトランジスタ74，76，78，80，
82，84，86及び88で構成されている。トランジス
タ74，78，82及び86のソース電極は、接地されて
おり、それらのトランジスタのゲート電極は、
A₀，A₄，A₈及びA₁₂に接続されている。これら
のトランジスタのドレイン電極は、トランジスタ
76，80，84及び88のソース電極に接続されてい
る。トランジスタ76のゲート電極は接地されてお
り、トランジスタ80のゲート電極はC₁60に接続
されている。オア・ゲート90は、C₁56及びC₁60
の入力を持ち、そしてC₁56、またはC₁60の出力
は、トランジスタ84のゲート電極に印加される。
オア・ゲート92はC₁52，C₁56及びC₁60からの入
力を持ち、そして、C₁52、またはC₁56、または
C₁60の出力はトランジスタ80のゲート電極に印
加される。一対のトランジスタ74及び76は、トラ
ンジスタ76のゲートが接地されているので、常に
オフ状態にある。一対のトランジスタ78及び80
は、トランジスタ80ののゲートに接続されたC₁
60がオンであり、且つビツト位置A₄における
「１」のオーバーフローを表示するトランジスタ
78のA₄がオンである時にだけオンである。上述
のことが生じた場合、トランジスタ78のソース電
極の接地電位は、導通したトランジスタ78及び80
を通つてB64に通過する。一対のトランジスタ82
及び84は、トランジスタ84のゲートのC₁56、ま
たはC₁60がオンであり、且つビツト位置A₈にお
ける「１」のオーバーフローを表示するトランジ
スタ82のゲートのA₈がオンである時にだけオン
である。上述のことが生じた場合、トランジスタ
82のソース電極の接地電位は、導通したトランジ
スタ82及び84を通つてB64に通過する。一対のト
ランジスタ86及び88は、トランジスタ88のゲート
電極のC₁52、またはC₁56、またはC₁60がオンで
あり、且つビツト位置A₁₂における「１」のオー
バーフローを表示するトランジスタ86のゲートの
A₁₂がオンである時にだけオンである。これが生
じた場合、トランジスタ86のソース電極の接地電
位は、導通したトランジスタ86及び88を通つて
B64に通過する。S₁64，S₁65，S₁66、またはS₁67
の何れかがオン状態になつて、一対のトランジス
タを通して接地電位がB64に印加されたことは、
入力データ・ビツトA₀乃至A₁₅の「１」が、オー
バーフローし、このデータ・ビツトは失われたこ
とを表わしている。

S₂64はNMOSトランジスタ94，96，98及び100
と、PMOSトランジスタ102と、インバータ104
とオア・ゲート106及び108とを含んでいる。トラ
ンジスタ102は、そのゲート電極がV_DDに接続さ
れているので、オンにバイアスされている。V_DD
はインバータ104によつて反転され、そして出力
64の「０」出力は、喪失データ・ビツトが無いこ
とを表示している。トランジスタ100のゲート電
極はV_DDに接続され、そのソース電極はS₁64，S₁
65，S₁66、またはS₁67に接続され、そのドレイン
電極はB64に接続されている。若し、B64が、
「１」データ・ビツトの喪失が無いことを表示す
る接地電位以上の電位であれば、トランジスタ
100はオフにバイアスされる。他方、若し、B64
が、「１」データ・ビツトの喪失を表示する接地
電位にあれば、トランジスタ100はオンに転じ、
そして、接地電位がトランジスタ102のドレイン
電極に印加され、このトランジスタをオフにバイ
アスし、そして、インバータ104が出力64におけ
るデータ・ビツトの喪失を表示する「１」の接地
電位に反転する。

トランジスタ94，96及び98のソース電極は、S₁
61，S₁62，S₁63の出力であるB61，B62及びB63
（第４図）に接続されている。トランジスタ94の
ゲート電極はC₂３に接続されている。オア・ゲ
ート106はC₂２及びC₂３の入力を持ち、トランジ
スタ98のゲート電極C₂２、またはC₂３の出力を
与える。オア・ゲート108は、C₂１または、C₂
２、またはC₂３からの入力を持ち、トランジス
タ98のゲート電極に、C₁１または、C₁２、また
はC₁３の出力を与える。若し、データ入力B61，
B62、あるいはB63の何れかが、接地電位であ
り、関連したトランジスタの制御信号がオンであ
れば、これは、「１」データ・ビツトの喪失を表
しており、そして、関連したトランジスタがオン
に転じ、そして、接地電位は、「１」データ・ビ
ツトの喪失を表示する出力64に「１」を与えるた
めに、インバータ104によつて反転される。

第１２図及び第１３図は、どのようにしてスケ
ール・フアクタ信号S₀，S₁，S₂，S₃，S₄及びS₅
が、第１及び第２のデコーダによつて、部分的に
デコードされるかを示す回路図であり、この回路
は、スイツチ構造１０及び１４におけるシフト、
または循環シフトの大きさを制御するための第１
のグループの制御信号と、第２のグループの制御
信号を与える。第１のデコーダは、スケール・フ
アクタS₂，S₃，S₄及びS₅をデコードし、第１のレ
ベルのスイツチ構造１０におけるシフト、または
循環シフトの大きさを制御する制御信号ｎ＝16の
C₁０，C₁４，C₁８…C₁56，C₁60の第１の制御信
号の組を与える。第２のデコーダはS₀及びS₁をデ
コードし、第２のレベルのスイツチ構造１４にお
けるシフト、または循環シフトの大きさを制御す
る制御信号ｍ＝４のC₂０，C₂１，C₂２，C₂３の
第２の制御信号の組を与える。合計のシフト、ま
たは循環シフトは、第１のレベルのスイツチ構造
１０及び第２のレベルのスイツチ構造１４におい
て発生されたシフト、または循環シフトの合計で
ある。スイツチ構造１０は第２のレベルであり得
るし、スイツチ構造１４は第１のレベルであり得
る。何れの場合でも、シフトの合計の大きさは、
各スイツチ構造からの循環シフトの合計である。

第１２図は、スケール・フアクタS₂，S₃，S₄及
びS₅をデコードすることによつて、スケール・フ
アクタ信号を部分的にデコードする第１のデコー
ダ１２を示す図である。これらの信号の補数は、
インバータ110，112，114，116及び118によつて
与えられる。S₂，S₃，S₄及びS₅によつて発生され
るコードは、制御信号C₁０，C₁４，C₁８，C₁56，
C₁60を発生するために、アンド・ゲート118，
120，122，124及び126によつてデコードされる。
制御信号C₁０，C₁16，C₁20，C₁24，C₁28等から
C₁52までを発生するために用いられるアンド・
ゲートは、上述の説明及び第１２図から容易に類
推可能だから図示しない。

第１３図は、S₀，S₁をデコードすることによつ
て、スケール・フアクタ信号を部分的にデコード
する第２のデコーダ１６を示している。これらの
信号の補数は、インバータ128及び130によつて与
えられる。S₀，S₁によつて発生されたコードは、
アンド・ゲート132，134，136及び138によつてデ
コードされ、第２のレベルのスイツチ構造１４に
おけるシフト、または循環シフトの大きさを制御
するための制御信号C₂０，C₂１，C₂２，C₂３の
第２のグループを与える。シフト装置は、１ビツ
ト位置の最小のシフトの大きさで説明してきた。
本発明の基本的原理は、最小のシフトの大きさ
が、２の冪乗、即ち2^cである場合に一般化するこ
とが出来る。以下の説明において、シフトは、
「ａ」最上位ビツト、「ｂ」中間ビツト及び「ｃ」
最下位ビツトの３つのサブ・フイールドに分割さ
れる数として仮定されている。この拡張は、すべ
てのシフトの大きさが2^cで乗算されることを除い
て第４図と同じである第１４Ａ図及び第１４Ｂ図
に示されている。

第１４Ａ図及び第１４Ｂ図から判るように、低
位のシフト距離コード（ｃ）を添加することが出
来、そして、スイツチ構造は、2^cベースのシフト
装置として動作することが出来る、この2^cのシフ
ト動作は、ビツト・レベルのシフト装置によつて
遂行することが出来るから、これ以上の説明はし
ない。

各レベルで与えられたシフトの大きさは、2^cで
乗算される。特に、S₁ｑへのデータ入力は、Ｉ
（ｑ），Ｉ（ｑ−2^b+c），Ｉ（ｑ−2.2^b+c），Ｉ（ｑ−
3.2^b+c）である。上述したように、レインジ０…
Ｍ−１中のデータのみが、スイツチ構造における
入力である。オア回路の数は、ｎ及び2^b+cよりも
小さい数に限られる。同様に、第１のレベルのス
イツチの幅は、2^aよりも小さく、そして少なくと
も（ｎ／2^b+c）の上限に限定されている。同様
に、第２のレベルはS₂ｑ：S₁ｑ，S₁（ｑ−2^c），S₁
（ｑ−2.2^c），S₁（q3.2^c）を含むように修正される。

オーバーフロー・スイツチ（第１のレベルにお
いて、S₁ｍ…S₂ｍ＋2^c）は、入力及び出力をオア
論理動作することにより、または第８図乃至第１
１図に示した態様の制御ラインによつて、形成さ
れる単純なシフト装置から修正される。

Ｆ発明の効果本発明によつて、マルチプレクサの幅は、シフ
ト・レインジではなく、入力データ・ビツトの数
に基いており、オーバーフローは、データ信号で
はなく、制御信号をオア論理動作することによつ
て決定される。

【図面の簡単な説明】

第１図は、第１Ａ図と第１Ｂ図の組合せを示す
図、第１Ａ図及び第１Ｂ図は本発明に従つたシフ
ト及びデータ・オーバーフロー検出システムのブ
ロツク図、第２図は０のシフトを説明するための
本発明のシフト装置のブロツク図、第３図は16の
シフトを説明するためのシフト循環装置のブロツ
ク図、第４図は63のシフトを説明する本発明の装
置のブロツク図、第５図及び第６図は第１Ａ図及
び第１Ｂ図に示されたスイツチ構造の高位ビツト
位置及び低位ビツト位置の回路図、第７図は第１
Ａ図及び第１Ｂ図に示された４ビツト位置によつ
て分離された中間的スイツチ構造の回路図、第８
図は第１Ａ図及び第１Ｂ図に示されたデータ・オ
ーバーフロー検出回路の回路図、第９図、第１０
図及び第１１図は第８図のデータ・オーバーフロ
ー検出回路の機能を説明するための回路図、第１
２図は第１のレベルのスイツチング構造の制御信
号を与えるために使用されるデコーダのブロツク
図、第１３図は第２のレベルのスイツチング構造
の制御信号を与えるために使用されるデコーダの
ブロツク図、第１４図は、第１４Ａ図と第１４Ｂ
図の組合せを示す図、第１４Ａ図及び第１４Ｂ図
はシフト及びデータ・オーバーフロー検出システ
ムのブロツク図である。２……第１のデータ・フイールド、４……第２
のデータ・フイールド、８……オア・ゲート、１
０……第１のレベルのスイツチ構造、１２，１６
……デコーダ、１４……第２のレベルのスイツチ
構造。

Claims

【特許請求の範囲】１ｍを整数として、ｎビツトの第１のデータ・
フイールドをｍビツトの第２のデータ・フイルド
にシフトするシフト回路において、 (a) ｂを整数として、０から2^b−１までの範囲内
で、シフトの第１の大きさを表わす2^b個の制御
信号を与えるために、ｂ個のスケール・フアク
タ信号をデコードする手段と、 (b) ａを整数として、０から（2^a−１）×2^bまで
の範囲内で、シフトの第２の大きさを表わす2^a
個の制御信号を与えるために、ａ個のスケー
ル・フアクタ信号をデコードする手段と、 (c) ｉの下限を2^aとし、ｉの上限をｎ／2^bとし
て、各スイツチが、上記第１のデータ・フイー
ルドの所定の入力ビツトを受け取るためのｉ個
のデータ入力と、上記各スイツチの出力とし
て、上記所定の入力ビツトの１つを選択するた
めの上記2^a個の制御信号のうちの所定の制御信
号を受け取るためのｉ個の制御入力とを持つて
いる、第１のスイツチ・レベルのｍ個のデー
タ・スイツチと、 (d) 各スイツチが、上記第１のスイツチ・レベル
の上記データ・スイツチから所定の出力を受け
取るための上記2^b個のデータ入力と、上記各ス
イツチの出力として、上記第１のスイツチ・レ
ベルの上記データ・スイツチから上記所定の出
力の１つを選択するために、上記2^b個の制御信
号の所定の１つを受け取るための2^b個の制御信
号とを持つている、第２のスイツチ・レベルの
ｍ個のデータ・スイツチとを具備する、シフト回路。２ｍを整数として、ｎビツトのｍ倍の第２のデ
ータ・フイールド中にｎビツトの第１のデータ・
フイールドをシフトした時、データビツトの喪失
があつたか否かを決定する装置を含むシフト回路
において、 (a) ｓを整数として、シフトの第１の大きさを表
わすｍ個の制御信号と、シフトの第２の大きさ
を表わすｎ個の制御信号とを与えるために、ｓ
個のスケール・フアクタ信号をデコードする手
段と、（ａ−１）上記ｍ個の制御信号及びｎ個の制
御信号によつて特定されるシフトの合計の大
きさは、上記シフト回路のシフトの全体の大
きさを特定することと、 (b) 各スイツチが、上記第１のデータ・フイール
ドの所定の入力ビツトを受け取るためのｍ個の
データ入力と、上記各スイツチの出力として、
上記所定の入力ビツトの１つを選択するための
上記ｎ個の制御信号の所定の制御信号を受け取
るためのｍ個の制御入力とを持つている、第１
のスイツチ・レベルのｍ×ｎ個のデータ・スイ
ツチと、 (c) 各スイツチが、上記第１のデータ・フイール
ドの所定の入力ビツトを受け取るためのｍ個の
データ入力と、上記所定の入力ビツトが所定の
状態にあるか否かをテストして、若し、所定の
状態ならば、１つの出力にオーバーフローの表
示を与えるために、ｎ個の制御信号の１つ、ま
たはそれ以上の所定の制御信号を受け取るため
のｍ個の制御入力とを持つている、第１のスイ
ツチング・レベルのｍ個のオーバーフロー・ス
イツチと、（ｃ−１）上記オーバーフロー・スイツチの
各出力は１つの出力を形成するために共通に
接続されていることと、 (d) 各スイツチが、上記第１のスイツチ・レベル
の上記データ・スイツチから所定の出力を受け
取るためのｍ個のデータ入力と、上記各スイツ
チの出力として、上記第１のスイツチ・レベル
の上記データ・スイツチから上記所定の出力の
１つを選択するための上記ｍ個の制御信号の所
定の制御信号を受け取るためのｍ個の制御入力
とを持つている、第２のスイツチ・レベルのｍ
×ｎ個のデータ・スイツチと、 (e) ｍ個のデータ入力と、（ｍ−１）個のデータ
入力の任意の１つが所定の状態にあるか否かを
テストするか、または上記１つのデータ入力が
オーバーフロー表示を持つているか否かをテス
トして、若し、その表示を持つているならば、
１個のオーバーフロー・スイツチの出力にオー
バーフロー・ビツトを与えるために、上記ｍ個
の制御信号の１つ、またはそれ以上の所定の制
御信号を受け取るためのｍ個の制御入力とを持
つている、上記第２のスイツチ・レベルの１個
のオーバーフロー・スイツチと、（ｅ−１）上記データ入力１つは、上記ｍ個
のオーバーフロー・スイツチの１つの出力に
接続され、他の（ｍ−１）個のデータ入力
は、上記第１のスイツチ・レベルの上記デー
タ・スイツチから所定の出力を受け取るため
に接続されていることとを具備する、シフト回路。３ｍを整数として、ｎビツトのｍ倍の第２のデ
ータ・フイールド中にｎビツトの第１のデータ・
フイールドをシフトした時、データ・ビツトの喪
失があつたか否かを決定する装置を含むシフト回
路において、 (a) ｓを整数として、シフトの第１の大きさを表
わすｍ個の制御信号と、シフトの第２の大きさ
を表わすｎ個の制御信号とを与えるために、ｓ
個のスケール・フアクタ信号をデコードする手
段と、（ａ−１）上記ｍ個の制御信号及びｎ個の制
御信号によつて特定されるシフトの合計の大
きさは、上記シフト回路のシフトの全体の大
きさを特定することと、 (b) 各スイツチが、上記第１のデータ・フイール
ドの所定の入力ビツトを受け取るためのｍ個の
データ入力と、上記各スイツチの出力として、
上記所定の入力ビツトの１つを選択するため
に、上記ｎ個の制御信号の所定の制御信号を受
け取るためのｍ個の制御入力とを持つている、
第１のスイツチ・レベルのｍ×ｎ個のデータ・
スイツチと、（ｂ−１）ｍ番目毎の上記データ・スイツチ
は同じデータ入力及び異なつた制御入力制御
入力を持つていることと、 (c) 各スイツチが、上記第１のデータ・フイール
ドの所定の入力ビツトを受け取るためのｍ個の
データ入力と、上記所定の入力ビツトが所定の
状態にあるか否かをテストして、若し、上記所
定の状態にあるならば、１つの出力にオーバー
フローの表示を与えるために、ｎ個の制御信号
の１つ、またはそれ以上の所定の制御信号を受
け取るためのｍ個の制御入力とを持つている、
第１のスイツチ・レベルのｍ個のオーバーフロ
ー・スイツチと、（ｃ−１）ｍ個のオーバーフロー・スイツチ
の各々は、制御入力を受け取らない１つの制
御入力を有しており、これにより、上記所定
の入力ビツトの１つが各オーバーフロー・ス
イツチにおいてテストされないことと、 (d) 各スイツチが、上記第１のスイツチ・レベル
の上記データ・スイツチから所定の出力を受け
取るためのｍ個のデータ入力と、上記各スイツ
チの出力として、上記第１のスイツチ・レベル
の上記データ・スイツチから上記所定の出力の
制御信号を選択するために、上記ｍ個の制御信
号の所定の１つを受け取るためのｍ個の制御入
力とを持つている、第２のスイツチ・レベルの
ｍ×ｎ個のデータ・スイツチと、 (e) ｍ個のデータ入力と、（ｍ−１）個のデータ
入力の任意の１つが上記所定の状態にあるか否
かをテストするか、または上記１つのデータ入
力がオーバーフロー表示を持つているか否かの
テストを行つて、若し、その表示を持つている
ならば、１個のオーバーフロー・スイツチの出
力にオーバーフロー・ビツトを与えるために、
上記ｍ個の制御信号の１つ、またはそれ以上の
所定の制御信号を受け取るためのｍ個の制御入
力とを持つている、第２のスイツチ・レベルの
１個のオーバーフロー・スイツチと、（ｅ−１）上記データ入力の１つは、上記ｍ
個のオーバーフロー・スイツチの１つの出力
に接続されており、他の（ｍ−１）個のデー
タ入力は、上記第１のスイツチ・レベルの上
記データ・スイツチからｍ×ｎ個、（ｍ×ｎ
−１）個、…、（ｍ×ｎ）−（ｍ−１）個の出
力を受け取るために接続されていることとを
具備する、シフト回路。４ｍを整数として、ｍビツトの第２のデータ・
フイールド中にｎビツトの第１のデータ・フイー
ルドをシフトした時、データ・ビツトの喪失があ
つたか否かを決定する装置を含むシフト回路にお
いて、 (a) ｂを整数として、０から2^b−１までの範囲内
に、シフトの第１の大きさを表わす2^b個の制御
信号を与えるために、ｂ個のスケール・フアク
タ信号をデコードする手段と、 (b) ａを整数として、０から（2^a−１）×2^bまで
の範囲内で、シフトの第１の大きさを表わす2^a
個の制御信号を与えるためのａ個のスケール・
フアクタ信号をデコードする手段と、 (c) ｉの下限を2^aとし、ｉの上限をｎ／2^bとし
て、各スイツチが、上記第１のデータ・フイー
ルドの所定の入力ビツトを受け取るためのｉ個
のデータ入力と、上記各スイツチの出力とし
て、上記所定の入力ビツトの１つを選択するた
めに、上記2^a個の制御信号のうちの所定の制御
信号を受け取るための、ｉ個の制御入力とを持
つている、第１のスイツチ・レベルのｍ個のデ
ータ・スイツチと、 (d) 各スイツチが、上記第１のデータ・フイール
ドの所定の入力ビツトを受け取るためのｉ個の
データ入力と、上記所定の入力ビツトが上記所
定の状態にあるか否かをテストして、若し、所
定の状態にあるならば、ただ１つの出力にオー
バーフローの表示を与えるために、上記2^a個の
制御信号の１つ、またはそれ以上の所定の制御
信号を受け取るためのｉ個の制御入力とを持つ
ている、上記第１のスイツチ・レベルの2^b個の
オーバーフロー・スイツチと、（ｄ−１）各オーバーフロー・スイツチは、単
一の出力を形成するために共通に接続されて
いることと、 (e) 各スイツチが、上記第１のスイツチ・レベル
の上記データ・スイツチから所定の出力を受け
取るための2^b個のデータ入力と、上記各スイツ
チの出力として上記第１のスイツチ・レベルの
上記データ・スイツチから上記所定の出力の１
つを選択するために、2^b個の制御信号の所定の
１つを受け取るための2^b個の制御信号とを持つ
ている、第２のスイツチ・レベルのｍ個のデー
タ・スイツチと、 (f) 2^b個のデータ入力と、上記（2^b−１）個の入
力の任意の１つが上記所定の状態にあるか否か
のテスト、即ち、上記１つのデータ入力がオー
バーフロー表示を持つているか否かのテストを
行つて、若し、その表示を持つているならば、
１個のオーバーフロー・スイツチの出力にオー
バーフロー・ビツトを与えるために、上記2^b個
の制御信号の１つ、またはそれ以上の所定の制
御信号を受け取るための2^b個の制御入力とを持
つている、第２のスイツチ・レベルの１個のオ
ーバーフロー・スイツチと、（ｆ−１）上記データ入力の１つは、上記2^b
個のオーバーフロー・スイツチの１つの出力
に接続され、他の（2^b−１）個のデータ入力
は、上記第１のスイツチ・レベルの上記デー
タ・スイツチから所定の出力を受け取るため
に接続されていることを具備する、シフト回路。