JPH04291754A - チップフロアプラン処理方法 - Google Patents
チップフロアプラン処理方法Info
- Publication number
- JPH04291754A JPH04291754A JP5523191A JP5523191A JPH04291754A JP H04291754 A JPH04291754 A JP H04291754A JP 5523191 A JP5523191 A JP 5523191A JP 5523191 A JP5523191 A JP 5523191A JP H04291754 A JPH04291754 A JP H04291754A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- block
- layout
- floor plan
- blocks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、チップフロアプラン処
理方法に関する。一般に、超ＬＳＩ（ｌａｒｇｅ ｓｃ
ａｌｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）の設
計工程は、機能設計、論理設計、回路設計及びレイアウ
ト設計などの各段階に分かれるが、特にレイアウト設計
に費やされる時間が相当に長いため、この部分の設計効
率化が要求される。
理方法に関する。一般に、超ＬＳＩ（ｌａｒｇｅ ｓｃ
ａｌｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）の設
計工程は、機能設計、論理設計、回路設計及びレイアウ
ト設計などの各段階に分かれるが、特にレイアウト設計
に費やされる時間が相当に長いため、この部分の設計効
率化が要求される。
【０００２】
【従来の技術】図９は従来のチップフロアプランであり
、チップ上に複数の機能ブロック（モジュールともいう
）Ｂａ、Ｂｂ、……Ｂｇをレイアウトしている。それぞ
れのブロックは多数の論理セルを含み、所定の論理機能
を発揮する。ブロックごとの機能を組み合せることによ
ってチップ全体でより高度な機能を実現することができ
る。
、チップ上に複数の機能ブロック（モジュールともいう
）Ｂａ、Ｂｂ、……Ｂｇをレイアウトしている。それぞ
れのブロックは多数の論理セルを含み、所定の論理機能
を発揮する。ブロックごとの機能を組み合せることによ
ってチップ全体でより高度な機能を実現することができ
る。
【０００３】チップフロアプラン処理では一般に、機能
ブロック間の信号の受け渡しの最適化と、チップ上に占
めるブロック面積の最小化とが求められる。従来は、そ
れぞれのブロックに含まれる論理セルの規模（ゲート数
に対応）から各ブロックの所要面積を割り出し、全ての
ブロックがうまく収まるようなレイアウトを見つけ出す
。例えば、信号接続関係の多いブロック同士を隣合わせ
にすると共に、ブロックの縦横方向を伸縮調整して最適
レイアウトを決定する。
ブロック間の信号の受け渡しの最適化と、チップ上に占
めるブロック面積の最小化とが求められる。従来は、そ
れぞれのブロックに含まれる論理セルの規模（ゲート数
に対応）から各ブロックの所要面積を割り出し、全ての
ブロックがうまく収まるようなレイアウトを見つけ出す
。例えば、信号接続関係の多いブロック同士を隣合わせ
にすると共に、ブロックの縦横方向を伸縮調整して最適
レイアウトを決定する。
【０００４】
【発明が解決しようとする課題】しかしながら、かかる
従来のチップフロアプラン処理方法にあっては、機能ブ
ロックの形が矩形状、若しくは複雑なものでもＬ字状（
図９のブロックＢｆ参照）であり、柔軟なレイアウト設
計を実現するという面で解決すべき技術的課題がある。
従来のチップフロアプラン処理方法にあっては、機能ブ
ロックの形が矩形状、若しくは複雑なものでもＬ字状（
図９のブロックＢｆ参照）であり、柔軟なレイアウト設
計を実現するという面で解決すべき技術的課題がある。
【０００５】そこで本発明は、ブロック形状を複雑な多
角形図形に変形でき、レイアウトの柔軟性向上を図るこ
とを目的としている。
角形図形に変形でき、レイアウトの柔軟性向上を図るこ
とを目的としている。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するためその原理図を図１に示すように、各々のモジ
ュール形状やモジュール間の相対位置を決定してチップ
上にレイアウトするチップフロアプラン処理方法におい
て、チップ面を同一面積の多数の小領域に区分けし、整
数倍の小領域を含むように前記各モジュールをレイアウ
トすることを特徴とする。
成するためその原理図を図１に示すように、各々のモジ
ュール形状やモジュール間の相対位置を決定してチップ
上にレイアウトするチップフロアプラン処理方法におい
て、チップ面を同一面積の多数の小領域に区分けし、整
数倍の小領域を含むように前記各モジュールをレイアウ
トすることを特徴とする。
【０００７】
【作用】本発明では、升目状に区分けされた小領域単位
に各ブロックがレイアウトされる。したがって、ブロッ
ク間境界線を凹凸とすることもでき、より複雑な多角形
図形へのブロック形状変更が可能になり、レイアウト上
の柔軟性が向上される。
に各ブロックがレイアウトされる。したがって、ブロッ
ク間境界線を凹凸とすることもでき、より複雑な多角形
図形へのブロック形状変更が可能になり、レイアウト上
の柔軟性が向上される。
【０００８】
【実施例】以下、本発明を図面に基づいて説明する。図
２〜図８は本発明に係るチップフロアプラン処理方法の
一実施例を示す図である。図２において、１０はチップ
のレイアウト面であり、レイアウト面１０は、升目状に
等分割されており、それぞれの升目は小領域１０ａ、１
０ａ、……に相当する。すなわち、チップレイアウト面
１０は、同一面積（ＬＷ×ＬＤ）の多数（図では１２×
１２＝１４４個）の小領域１０ａに区分けされている。
２〜図８は本発明に係るチップフロアプラン処理方法の
一実施例を示す図である。図２において、１０はチップ
のレイアウト面であり、レイアウト面１０は、升目状に
等分割されており、それぞれの升目は小領域１０ａ、１
０ａ、……に相当する。すなわち、チップレイアウト面
１０は、同一面積（ＬＷ×ＬＤ）の多数（図では１２×
１２＝１４４個）の小領域１０ａに区分けされている。
【０００９】小領域１０ａは、それぞれ所定の論理セル
規模、例えば数十ないしは数百程度のゲート規模にする
と共に、チップのマスター構造に合わせて、数列及び数
段程度のセル列を含むようにするのが望ましい。ここで
、レイアウト平面１０に対して、任意の６つの機能ブロ
ック（モジュール）Ｂ１、Ｂ２、……Ｂ６を配置する場
合を考える。それぞれの機能ブロックの規模は、例えば
Ｂ１を１としたとき、Ｂ２がおよそ２．３倍、Ｂ３がお
よそ０．７倍、Ｂ４がおよそ０．９倍、Ｂ５がおよそ０
．７倍、Ｂ６がおよそ０．８倍の大きさであるものと仮
定する。
規模、例えば数十ないしは数百程度のゲート規模にする
と共に、チップのマスター構造に合わせて、数列及び数
段程度のセル列を含むようにするのが望ましい。ここで
、レイアウト平面１０に対して、任意の６つの機能ブロ
ック（モジュール）Ｂ１、Ｂ２、……Ｂ６を配置する場
合を考える。それぞれの機能ブロックの規模は、例えば
Ｂ１を１としたとき、Ｂ２がおよそ２．３倍、Ｂ３がお
よそ０．７倍、Ｂ４がおよそ０．９倍、Ｂ５がおよそ０
．７倍、Ｂ６がおよそ０．８倍の大きさであるものと仮
定する。
【００１０】今、Ｂ１の規模（所要面積）に対応する小
領域１０ａの数が例えば２２〜２３個程度であったとす
ると、上記倍率から、Ｂ２はおよそ５０〜５３個程度、
Ｂ３はおよそ１４〜１６個程度、Ｂ４はおよそ１８〜２
０個程度、Ｂ５はおよそ１４〜１６個程度、Ｂ６はおよ
そ１６〜１８個程度の所要面積となる。なお、面積算出
の基礎情報は、ブロック内のゲート数（または大きさを
考慮したセル数）や、端子数、ネット数及びセルの配線
禁止情報等で与えられる。
領域１０ａの数が例えば２２〜２３個程度であったとす
ると、上記倍率から、Ｂ２はおよそ５０〜５３個程度、
Ｂ３はおよそ１４〜１６個程度、Ｂ４はおよそ１８〜２
０個程度、Ｂ５はおよそ１４〜１６個程度、Ｂ６はおよ
そ１６〜１８個程度の所要面積となる。なお、面積算出
の基礎情報は、ブロック内のゲート数（または大きさを
考慮したセル数）や、端子数、ネット数及びセルの配線
禁止情報等で与えられる。
【００１１】このようにして、各機能ブロックごとの所
要面積の概算値を小領域の単位、すなわち小領域の整数
倍の値を機能ブロックごとに割り出した後は、図３に示
すように、それぞれの機能ブロックの大まかな位置を決
定する。この際、ブロック同士が若干重なっても無視し
、ブロックの中心位置（図中の◆参照）だけを決定する
。なお、かかるブロックの初期配置に際しては、信号接
続数の多いブロック同士を隣合わせにする等、適正配置
に努めることはいうまでもない。
要面積の概算値を小領域の単位、すなわち小領域の整数
倍の値を機能ブロックごとに割り出した後は、図３に示
すように、それぞれの機能ブロックの大まかな位置を決
定する。この際、ブロック同士が若干重なっても無視し
、ブロックの中心位置（図中の◆参照）だけを決定する
。なお、かかるブロックの初期配置に際しては、信号接
続数の多いブロック同士を隣合わせにする等、適正配置
に努めることはいうまでもない。
【００１２】次に、ブロックの中心位置を保持しながら
、隣接ブロック間の境界線を調整するが、このときの調
整ルールとしては、特に「レイアウト平面１０に引かれ
た升目すなわち小領域１０ａの輪郭線から外れない」と
いう規制を与える。図４は上記ルールの適用によって設
計されたチップフロアプランの一例であり、それぞれの
機能ブロック間の境界線（境界枠ともいう）が凹凸状と
なって複雑に入り組んでいる。凹凸の高さや幅は、１つ
の小領域１０ａの縦・横サイズ（ＬＷ、ＬＤ）の整数倍
に等しい。
、隣接ブロック間の境界線を調整するが、このときの調
整ルールとしては、特に「レイアウト平面１０に引かれ
た升目すなわち小領域１０ａの輪郭線から外れない」と
いう規制を与える。図４は上記ルールの適用によって設
計されたチップフロアプランの一例であり、それぞれの
機能ブロック間の境界線（境界枠ともいう）が凹凸状と
なって複雑に入り組んでいる。凹凸の高さや幅は、１つ
の小領域１０ａの縦・横サイズ（ＬＷ、ＬＤ）の整数倍
に等しい。
【００１３】したがって、本実施例によれば、機能ブロ
ックの形状を様々な多角形状に自在に変化させることが
でき、レイアウト上の柔軟性を格段に高めることができ
るという特有の効果が得られる。そして、上記の優れた
効果により、以下に述べるような種々の波及効果を生む
ことができる。 第１の波及効果 任意の隣接ブロック間における信号伝達量がきわめて多
い場合、あるいは隣接ブロック間で信号の多重往復があ
る場合などに最適な境界形状とすることができる。図５
は後者の場合の例である。機能ブロックＢｘの論理セル
Ｃ１からの信号が、隣接する機能ブロックＢｙの論理セ
ルＣ２に入力し、このＣ２からの信号が再び機能ブロッ
クＢｘの論理セルＣ３に入力するという信号の多重往復
動作を繰り返している。前述の従来例では、機能ブロッ
クを矩形状（よくてもＬ字状）にしかできないので、両
ブロックＢｘ、Ｂｙ間の境界線を直線的にしか引くこと
ができず、したがって、出入りする信号の数だけの多数
の縦方向配線が必要であった。これに対して本実施例で
は、図５からも明らかなように、論理セルＣ１、Ｃ２、
Ｃ３、……を直線状に配列すると共に、それぞれの論理
セルを交互に挟み込むような複雑な境界線を引くことが
でき、信号線を直線的にレイアウトすることができる。 第２の波及効果 規模の大きく異なる機能ブロック同士をフロアプランす
る場合、一般に、大ブロックを先にレイアウトしてその
余剰スペースに小ブロックを配置するが、余剰スペース
の形状によっては、小ブロックの形状を大きく崩さなけ
ればならないことがあり、その結果、小ブロック側のア
スペクトレシオ（縦横比）を十分に確保できないことが
あった。これに対して本実施例では、図６に示すように
、大ブロックＢＢの境界線を適宜に出入りさせることが
できるので、小ブロックＢＳ１、ＢＳ２、……ＢＳ５の
形状を大幅に崩さなくてもよい。したがって、小ブロッ
クのアスペクトレシオを十分なものとすることができる
。 第３の波及効果 ＲＡＭ（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）
やＲＯＭ（ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ ｏｎ
ｌｙ ｍｅｍｏｒｙ）などの形状変更不可能なセル、い
わゆるハードマクロセルをフロアプランに含む場合、従
来、チップ上に無駄な空き領域を生ずることがあった。 これに対して本実施例では、図７に示すように、ハード
マクロセルＨ１、Ｈ２に隣接する機能ブロックＢ１０、
Ｂ１１、Ｂ１２、Ｂ１３等の形状を適宜に変更できるの
で、無駄な空き領域を生じることのない最適なフロアプ
ランとすることができる。 第４の波及効果 ＬＳＩによっては、特定の機能ブロックとの間だけで信
号を授受する特別な機能ブロックが存在することがある
。こうした機能ブロックは、特定の機能ブロックに埋め
込んでしまった方がレイアウト上、都合がよい。本実施
例では、図８に示すように、特定のブロックＢ２０、Ｂ
３０の形状を□の字状にして、それぞれの開口部分に機
能ブロックＢ２０ａ、Ｂ３０ａを埋め込んでいる。
ックの形状を様々な多角形状に自在に変化させることが
でき、レイアウト上の柔軟性を格段に高めることができ
るという特有の効果が得られる。そして、上記の優れた
効果により、以下に述べるような種々の波及効果を生む
ことができる。 第１の波及効果 任意の隣接ブロック間における信号伝達量がきわめて多
い場合、あるいは隣接ブロック間で信号の多重往復があ
る場合などに最適な境界形状とすることができる。図５
は後者の場合の例である。機能ブロックＢｘの論理セル
Ｃ１からの信号が、隣接する機能ブロックＢｙの論理セ
ルＣ２に入力し、このＣ２からの信号が再び機能ブロッ
クＢｘの論理セルＣ３に入力するという信号の多重往復
動作を繰り返している。前述の従来例では、機能ブロッ
クを矩形状（よくてもＬ字状）にしかできないので、両
ブロックＢｘ、Ｂｙ間の境界線を直線的にしか引くこと
ができず、したがって、出入りする信号の数だけの多数
の縦方向配線が必要であった。これに対して本実施例で
は、図５からも明らかなように、論理セルＣ１、Ｃ２、
Ｃ３、……を直線状に配列すると共に、それぞれの論理
セルを交互に挟み込むような複雑な境界線を引くことが
でき、信号線を直線的にレイアウトすることができる。 第２の波及効果 規模の大きく異なる機能ブロック同士をフロアプランす
る場合、一般に、大ブロックを先にレイアウトしてその
余剰スペースに小ブロックを配置するが、余剰スペース
の形状によっては、小ブロックの形状を大きく崩さなけ
ればならないことがあり、その結果、小ブロック側のア
スペクトレシオ（縦横比）を十分に確保できないことが
あった。これに対して本実施例では、図６に示すように
、大ブロックＢＢの境界線を適宜に出入りさせることが
できるので、小ブロックＢＳ１、ＢＳ２、……ＢＳ５の
形状を大幅に崩さなくてもよい。したがって、小ブロッ
クのアスペクトレシオを十分なものとすることができる
。 第３の波及効果 ＲＡＭ（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）
やＲＯＭ（ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ ｏｎ
ｌｙ ｍｅｍｏｒｙ）などの形状変更不可能なセル、い
わゆるハードマクロセルをフロアプランに含む場合、従
来、チップ上に無駄な空き領域を生ずることがあった。 これに対して本実施例では、図７に示すように、ハード
マクロセルＨ１、Ｈ２に隣接する機能ブロックＢ１０、
Ｂ１１、Ｂ１２、Ｂ１３等の形状を適宜に変更できるの
で、無駄な空き領域を生じることのない最適なフロアプ
ランとすることができる。 第４の波及効果 ＬＳＩによっては、特定の機能ブロックとの間だけで信
号を授受する特別な機能ブロックが存在することがある
。こうした機能ブロックは、特定の機能ブロックに埋め
込んでしまった方がレイアウト上、都合がよい。本実施
例では、図８に示すように、特定のブロックＢ２０、Ｂ
３０の形状を□の字状にして、それぞれの開口部分に機
能ブロックＢ２０ａ、Ｂ３０ａを埋め込んでいる。
【００１４】したがって、特別な関係にある機能ブロッ
ク同士（図ではＢ２０とＢ２０ａ、Ｂ３０とＢ３０ａ）
を擬似的な一体関係とすることができ、最適なレイアウ
トとすることができる。
ク同士（図ではＢ２０とＢ２０ａ、Ｂ３０とＢ３０ａ）
を擬似的な一体関係とすることができ、最適なレイアウ
トとすることができる。
【００１５】
【発明の効果】本発明によれば、チップ面を同一面積の
多数の小領域に区分けし、整数倍の小領域を含むように
前記各モジュールをレイアウトするようにしたので、ブ
ロック形状を複雑な多角形図形に変形でき、レイアウト
の柔軟性向上を図ることができる。
多数の小領域に区分けし、整数倍の小領域を含むように
前記各モジュールをレイアウトするようにしたので、ブ
ロック形状を複雑な多角形図形に変形でき、レイアウト
の柔軟性向上を図ることができる。
【図１】本発明の原理図である。
【図２】一実施例のチップレイアウト平面図である。
【図３】一実施例の大まかなブロック配置図である。
【図４】一実施例のチップフロアプラン図である。
【図５】一実施例の第１の波及効果の説明図である。
【図６】一実施例の第２の波及効果の説明図である。
【図７】一実施例の第３の波及効果の説明図である。
【図８】一実施例の第４の波及効果の説明図である。
【図９】従来例のチップフロアプラン図である。
Ｂ１、Ｂ２、……Ｂ６：機能ブロック（モジュール）１
０ａ：小領域
０ａ：小領域
Claims (1)
- 【請求項１】各々のモジュール形状やモジュール間の相
対位置を決定してチップ上にレイアウトするチップフロ
アプラン処理方法において、チップ面を同一面積の多数
の小領域に区分けし、整数倍の小領域を含むように前記
各モジュールをレイアウトすることを特徴とするチップ
フロアプラン処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5523191A JPH04291754A (ja) | 1991-03-20 | 1991-03-20 | チップフロアプラン処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5523191A JPH04291754A (ja) | 1991-03-20 | 1991-03-20 | チップフロアプラン処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04291754A true JPH04291754A (ja) | 1992-10-15 |
Family
ID=12992832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5523191A Withdrawn JPH04291754A (ja) | 1991-03-20 | 1991-03-20 | チップフロアプラン処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04291754A (ja) |
-
1991
- 1991-03-20 JP JP5523191A patent/JPH04291754A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1275508C (en) | Hierarchical top-down method for physical vlsi-chip design | |
| US6473891B1 (en) | Wire routing to control skew | |
| JP4474404B2 (ja) | パッキングベースのマクロ配置方法とそれを用いた半導体チップ | |
| Persky et al. | LTX-A system for the directed automatic design of LSI circuits | |
| Preas et al. | Methods for hierarchical automatic layout of custom LSI circuit masks | |
| JPH04211154A (ja) | 半導体集積回路のレイアウト方法 | |
| US5331572A (en) | Integrated circuit and layout system therefor | |
| US20180285508A1 (en) | Capacity model for global routing | |
| JPH04124855A (ja) | 半導体集積回路装置とそのレイアウト設計方法及びレイアウト設計装置 | |
| US5796625A (en) | Physical design automation system and process for designing integrated circuit chip using simulated annealing with "chessboard and jiggle" optimization | |
| JPS63107041A (ja) | レイアウト設計における配置改良方法 | |
| JPH04291754A (ja) | チップフロアプラン処理方法 | |
| Luhukay et al. | A layout synthesis system for NMOS gate-cells | |
| CA1238986A (en) | Integrated circuit chip manufacture | |
| JPS62226641A (ja) | 半導体論理集積回路装置のレイアウト方法 | |
| JP3064925B2 (ja) | レイアウト方法 | |
| JP2734180B2 (ja) | 集積回路の設計方法 | |
| JP2522806B2 (ja) | 半導体装置の製造方法 | |
| JP3605288B2 (ja) | 回路基板の配線経路決定方法、装置及び情報記憶媒体 | |
| JPS5936942A (ja) | 半導体集積回路 | |
| JPH0443665A (ja) | 半導体装置及びその製造方法 | |
| JPS61131468A (ja) | Ｌｓｉのセルレイアウト方法 | |
| JPS63260150A (ja) | 集積回路の配置設計方法 | |
| Ueda et al. | Top-Down Layout for Hierarchical Custom Design | |
| JPS63248144A (ja) | スタンダ−ドセル方式ｌｓｉのレイアウト方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |