JPH0429325A - 半導体デバイス製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［０００１］

【産業上の利用分野】

本発明はバイポーラトランジスタの製造、殊に、ソース
層から下部に位置するシリコン本体内へドーパントを拡
散させることによってかかるトランジスタのベースとエ
ミッタ領域を形成することを伴う製造方法に関する。 ［０００２］

【従来技術及び発明が解決しようとする課題】ドープ層
をそこからドーパントが下部に位置するシリコン本体内
へ拡散するスパース（ｓｐｕｒｃｅ）として使用し、高
性能バイポーラトランジスタのベースとエミッタ領域を
形成することが知られている。かくして、例えば、この
目的のためにドープされたポリシリコンを使用すること
が欧州特許第９０，９４０号中に記述されている。 ［０００３］ 上記ならびに同様の文献中には、ｐ形とｎ形のドーパン
トがイオン打込みポリシリコン層からｎ形のシリコン本
体内へ２段階アニール処理の形で逐次拡散されてバイポ
ーラトランジスタ素子のベースとエミッタ領域をそれぞ
れ形成するようになっている。通常の場合、上記２段階
プロセスはポリシリコン層がパターン化される前に実行
され、トランジスタのエミッタ接点を形成するようにな
っている。従って、ポリシリコン層はその選択された部
分がｐ形の不純物で打込まれることを回避するようにす
る必要があるのが普通である。かくして、ｐ形ドーパン
トはショットキーダイオードの如き素子を形成するため
に軽量にドープされたｎ影領域が必要とされる下部に位
置するシリコン本体部分内へそれぞれ駆動されるポリシ
リコン層の選択部分中には得られない。 ［０００４］ 上記２段階アニール工程はポリシリコン層中のチャネリ
ング効果によって必然化される。かくして、例えば、か
かる効果は、バイポーラと金属酸化物半導体（ＭＯＳ）
デバイスが共に１枚のシリコンウェハ内で同時に作られ
る場合、ほう素のようなｐ形ドーパントがポリシリコン
層内に打込まれることの可能な深さを限定する。もし余
り深く打込まれると、ほう素はＭＯＳデバイスの一部を
構成する薄い２酸化シリコン層の如き下部に位置する層
を貫通する虞がある。形成されるＭＯＳデバイスその他
のデバイスの電気的性質はそれによって有害な影響を受
ける。 ［０００５］ 更に、ポリシリコンの粒界拡散によって、ひ素の如きｎ
形ドーパントはその内部を極端に急速に拡散する。更に
、ひ素はポリシリコン中のほう素の拡散を遅める作用が
ある。かくして、１段階アニール工程の場合、ポリシリ
コン層中のほう素の拡散に対するひ素の急速な拡散のた
めに、実際にはドーパントが下部に位置するシリコン本
体内へ拡散する時にひ素がより一層深く打込まれたほう
素に追いつくおそれがある。その場合、シリコン本体内
にはｐ形（ベース）領域が形成されず、従って、同プロ
セスはバイポーラトランジスタを制作するには効果的で
はない。しかも、事実、少なくとも一つの公開報告によ
れば、−段階アニール工程でポリシリコンからほう素と
ひ素の双方をこのように同時に拡散してベースとエミッ
タ領域を形成することは可能ではないといわれている。 （「ポリシリコンエミッタバイポーラトランジスタのた
めの工程ならびにデバイス関連スケーリング問題」シェ
ーバ外、ＩＥＤＭ紀要１９８７年、１７０−１７３ペー
ジ参照）［０００６］ 従って、ソース層から下部に位置するシリコン本体内へ
ドーパントを拡散させてバイポーラトランジスタデバイ
スのベースとエミッタ領域を形成する改良方法を考案す
る努力が当業者によって従来より行われている。殊に、
これらの努力は拡散を実行するために一段階アニール工
程を特徴とするデバイス制作法を構成しようとする試み
に向けられている。これらの努力は、もし成功するなら
ば高性能バイポーラトランジスタデバイスの制作を簡単
化し、従ってそのコストを低くすることができることが
知られている。 ［０００７］

【課題を解決するための手段】

本発明によれば、冒頭に述べた種類の方法は以下のステ
ップより成る。即ち、アモルファスシリコン層をトラン
ジスタのベース領域とエミッタ領域とが形成されるｎ形
単結晶シリコン層上に付着させ、ｐ形ドーパントを上記
アモルファスシリコン層内へイオン打込みして上記アモ
ルファスシリコン層内へ少なくとも相当存在し上記アモ
ルファスシリコン層内に相対的深いピーク濃度を有する
ドーパント濃度分布を確立し、ｎ形ドーパントを上記ア
モルファスシリコン層内へイオン打込みして上記アモル
ファスシリコン層内に少なくとも相当存在し上記アモル
ファスシリコン層内の相対的に浅いピーク濃度を有する
ドーパント濃度分布を確立し、層化された構造をアニー
ル処理して上記ｐ形とｎ形ドーパントをして上記アモル
ファスシリコン層から拡散させ、上記単結晶シリコン層
内に比較的深いｐ形ベース領域と上部に位置するｎ　形
エミッタ領域を形成する。 ［０００８］ 本発明の原理の特殊例によればアモルファスシリコン層
は下部に位置する単結晶シリコン本体内にベースとエミ
ッタ領域を形成する拡散源として使用される。 まず、ほう素の如きｐ形ドーパントがアモルファスシリ
コン層の全体に打込まれる。ドーパントのピーク濃度は
アモルファス層の比較的深い準位に確立される。 続いて、ひ素の如きｎ形ドーパントがアモルファスシリ
コン層全体に打込まれ、ほう素の準位よりも上部のより
浅い準位にひ素ドーパントのピーク濃度が確立される。 ドープされたアモルファスシリコン層はその後パターン
化されてバイポーラトランジスタデバイスのエミッタ接
点が形成される。 ［０００９］ 次に、ドーピングされたパターン化アモルファスシリコ
ンは一段階アニール処理プロセスに付される。このプロ
セス中、アモルファスシリコンからの打込まれたドーパ
ントの拡散が生ずる。殊に、ドーパントはそれによって
下部に位置するシリコン本体のｎ影領域内へ駆動される
。埋込まれたｐ形ベース領域と同ベース領域に隣接して
上部に位置するｎ　形エミッタ領域はそれによってｎ影
領域に形成される。それと同時に、アモルファスシリコ
ンはｎ　形ホリシリコンエミッタ接点に被覆され、ドー
パントは全て活性化される。 ［００１０］

【実施例】

図１はシリコン製の半導体ウェハ中に形成される一部制
作された従来の集積回路構造の一部を示す。殊に、描か
れた部分は例解用ｎｐｎバイポーラトランジスタデバイ
スの一部を構成する。実際には、例えば関連するＭＯＳ
）ランジスタやショットキーダイオードの如きその他の
デバイスと共にこれら以外の多数のトランジスタを当該
技術分野で周知のものと同一のウェハ内でバッチ制作さ
れることになろう。 ［００１１］ 例として、図１に示す従来構造はその内部に埋込まれた
ｎ　形層１２を有するｐ　形単結晶シリコン基板１０よ
り成る。図１に示すように、層１２の一部は構造の表面
に延び、その上部にコレクタ接点が続いて形成されるよ
うな領域を形成する。 ［００１２］ 図１に示す標準的な構成もまたｎ形エピタキシャル層１
４と、それぞれ２酸化シリコン製の従来形の凹形隔離領
域１６を含んでいる。最終的なトランジスタデバイスで
は、層１４の下部はそのコレクタを構成することになろ
う。本発明の原理によれば、ｎ形層１４の表面部分は一
段階アニール処理プロセス中で同時にドープされ、後に
詳説するように、その内部にベースとエミッタ領域を形
成する。 ［００１３］ 本発明によれば、ユニークな拡散ソースが図１に示す従
来構造の上面に形成される。殊に、図２に示すように、
アモルファスシリコンより成る層１８は先に説明した構
造の上面全体に付着される。例えば、層１８はシランの
熱分解による低圧化学蒸着を伴う従来の工程で付着され
る。例えば、層１８の厚さｄｌは、はぼ０．４０マイク
ロメートルとなるように選択される。 ［００１４］ 次に、本発明の原理によれば、層１８の前範囲（図２）
はマスクレス工程においてｐ形とｎ形のドーパントによ
り逐次打込まれる。かくして、例えば、ほう素とひ素の
イオンが図示された層内へ導入される。殊に、打込みが
実行されることによって図３に示したタイプの濃度分布
が実現される。 ［００１５］ 例えば、はぼ７５，０００電子ボルトのエネルギーで平
方センチメートルあたり約１×１０１５イオンの濃度の
ほう素がまずアモルファスシリコン層１８内へ打込まれ
る。殊に、アモルファスシリコン中のイオンチャネリン
グの不足のためにほう素打込みの分布全体は下部層が何
ら侵入しないアモルファスシリコン層１８内の比較的深
いところで発生するように設計され、また事実、実際に
発生ず・る。ある特殊例ケースの場合、打込まれたほう
素イオンのドーパント濃度分布はほぼ図３に曲線２０で
描かれたように現われる。描かれた濃度分布２０のピー
ク２１は層１８内の比較的深部の、その表面から距離ｄ
２のところにある。例えば、ｄ２はほぼ０．２３４マイ
クロメートルである。 ［００１６］ 次いで、はぼ５０，０００電子ボルトのエネルギーの平
方センチメートルにつき約７．５×１０１５イオンの濃
度のひ素がアモルファスシリコン層１８内に打込まれる
。この打込みの分布もまた、図３中に曲線２２で示すよ
うに、専ら、アモルファスシリコン層１８の範囲内で発
生する。ひ素濃度分布２２のピーク２３がほう素濃度分
布２０のピーク２１に対して層１８内の浅いところに位
置することは重要である。例えば、ピーク２３の層１８
の表面からの距離ｄ３はほぼ０．０３２マイクロメート
ルにすぎない。 ［００１７］ 一連の従来のリングラフイックマスキングとエツチング
工程では図２のドープされたアモルファスシリコン層１
８がその後パターン化される。これらのステップ後に残
存する層１８の部分は、図示構造形に制作中のバイポー
ラトランジスタデバイスのエミッタ接点を構成する隔離
領域である。図４にががる残存部分２６の一例を示す。 ［００１８］ 次に、図４のドープされたアモルファスシリコン部分を
含む図示構造は一段階工桂でアニール処理される。例え
ば、アニール処理は約２０分間窒素内でほぼ摂氏９２０
度の下で実行される。その結果、ほう素とひ素イオンは
部分２６から下部に位置するｎ形層１４の表凹部領域内
へ拡散する。アニール処理後のこれらドーパントの濃度
分布は図５に示される。同図では曲線２８と３０は、そ
れぞれほう素とひ素の分布を示す。このようにして、比
較的深いｐ形ほう素ベース領域３２と、それに隣接する
比較的浅いｎ　形ひ素エミッタ領域３４力瓢図６に示す
ように、層１４内に形成される。 ［００１９］ 単一のアニール処理ステップ中、図４のドープされたア
モルファスシリコン部分２６はｎ　形ホリシリコンに変
換される。この変換部分は図６に参照番号３６で示され
るが、ここで規定したバイポーラトランジスタのエミッ
タ接点を構成する。同様にして、−段階アニール処理工
程の間、構造中のドーパントは全て活性化される。 ［００２０］ 当業者に周知のストレートフォワードなやり方で図６の
構造はその後処理されて完全なデバイスを形成する。か
かるデバイス−式の簡略図を図７に示す。 ［００２１］ 例として、図７の構造はエミッタ接点３６の両側に沿う
２酸化シリコンスペーサ要素４０．４２と、ベース領域
３４に接触するｐ　影領域４４．４６を備える。同様に
、図解構造は、それぞれベース、エミッタ、およびコレ
クタ接点を構成する金属シリサイド領域４８，５０．５
２より成る。今度は、導電性相互接続要素５４．５６お
よび５８は、それぞれ領域４８，５０．５２と接触し、
絶縁領域６０．６２によって互いに電気的に絶縁される
。周知の如く、要素５４，５６゜５８は、バイポーラト
ランジスタが図の集積回路構造内の他のデバイスとその
他の関連回路に接続される手段を提供する。 ［００２２］ かくして、本文で詳説した特殊制作手順によれば、ドー
プされたアモルファスシリコンはバイポーラトランジス
タデバイスを作るための拡散ソースとして活用される。 殊に、ソースは一段階アニール処理プロセスで使用され
ることによってデバイスのベースとエミッタ領域を同時
に形成する。 ［００２３］

【図面の簡単な説明】

【国司 従来より公知の集積回路構造の一部の断面図である。 【図２】 本発明の原理による図１の構造の上面上に付着したアモ
ルファスシリコン層図である。

【図３】 図２に示すアモルファス層内へ打込んだドーパントの濃
度分布図である。

【図４】 ドープされたアモルファス層がパターン化された後の図
２の構造を示す図である。

【図５】 アニール処理後の打込みドーパントの濃度分布図である
。

【図６】 本発明の一段階アニール処理後の図４の構造を示す図で
ある。

【図７】 本発明の原理により制作された完成バイポーラトランジ
スタデバイス図である

【符号の説明】

２　ｎ　形層 Ｏｐ　形単結晶シリコン基板 ４　ｎ形エピタキシャル層 ６　凹形隔離領域 ８　アモルファイシリコン層

【書類名】

【図１】

【図２】 図面

【図３】

【図４】

【図５】

【図６】

【図７】

Claims (10)

【特許請求の範囲】
1. 【請求項１】ｎｐｎバイポーラトランジスタを有する半
   導体デバイスの製造方法において、 アモルファスシリコン層をトランジスタのベース領域と
   エミッタ領域とが形成されるｎ形単結晶シリコン層上に
   付着させ、ｐ形ドーパントを上記アモルファスシリコン
   層内へイオン打込みして上記アモルファスシリコン層内
   に少なくとも実質上位置し上記アモルファスシリコン層
   内の比較的深いピーク濃度を有するドーパント濃度分布
   を確立し、 ｎ形ドーパントを上記アモルファスシリコン層内へイオ
   ン打込みして上記シリコン層内に少なくとも実質上位置
   し上記アモルファスシリコン層内に比較的浅いピーク濃
   度を有するドーパント濃度分布を確立し、上記層化され
   た構造をアニール処理して上記ｐとｎのドーパントを上
   記アモルファスシリコン層から同時に拡散させ上記単結
   晶シリコン層内に比較的深いｐ形ベース領域と、その上
   部に位置するｎ＾＋形エミッタ領域を形成する；ステッ
   プより成る前記方法。
2. 【請求項２】上記打込みステップの双方が上記アモルフ
   ァスシリコン層がパターン化される前に実行されてエミ
   ッタ接点を形成する請求項１の方法。
3. 【請求項３】上記アモルファスシリコン層が上記打込み
   ステップ後と上記アニール処理ステップ前にパターン化
   される請求項２の方法。
4. 【請求項４】上記アモルファスシリコン層がパターン化
   されて上記トランジスタデバイスのエミッタ接点領域を
   形成する請求項３の方法。
5. 【請求項５】アニール処理後、上記エミッタ接点領域が
   ｎ＾＋形のポリシリコン接点を構成する請求項４の方法
   。
6. 【請求項６】上記ｐ形ドーパントがほう素より成る請求
   項５の方法。
7. 【請求項７】ほう素がほぼ７５，０００電子ボルトのエ
   ネルギーの平方センチメートルあたり約１×１０＾１＾
   ５のイオン濃度で打込まれる請求項６の方法。
8. 【請求項８】上記ｎ形ドーパントがひ素より成る請求項
   ７の方法。
9. 【請求項９】ひ素が約５０，０００電子ボルトのエネル
   ギーの平方センチメートルあたり約７．５×１０＾１＾
   ５イオンの濃度で打込まれる請求項８の方法。
10. 【請求項１０】アニール処理が約２０分間窒素中で摂氏
    約９２０度で実行される請求項９の方法。