JPH04293313A - 可変遅延装置 - Google Patents
可変遅延装置Info
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- JPH04293313A JPH04293313A JP3343185A JP34318591A JPH04293313A JP H04293313 A JPH04293313 A JP H04293313A JP 3343185 A JP3343185 A JP 3343185A JP 34318591 A JP34318591 A JP 34318591A JP H04293313 A JPH04293313 A JP H04293313A
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- differential amplifier
- gate
- transistor
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/26—Time-delay networks
- H03H11/265—Time-delay networks with adjustable delay
Landscapes
- Pulse Circuits (AREA)
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は調節可能な遅延装置を目
的とする。本発明は特に例えば１秒当たり１ギガビット
以上の極めて高いレートのディジタルデータ伝送のシス
テムに適用する。
的とする。本発明は特に例えば１秒当たり１ギガビット
以上の極めて高いレートのディジタルデータ伝送のシス
テムに適用する。
【０００２】
【従来の技術】現行の遅延装置は一般にＲＣ回路で作ら
れている。遅延の調節は抵抗及び／又は容量の値の変化
によって実行される。例えばＭＯＳ（酸化金属半導体）
形の電界効果トランジスタを有する集積回路では、抵抗
及び容量は一般にトランジスタによって構成される。
れている。遅延の調節は抵抗及び／又は容量の値の変化
によって実行される。例えばＭＯＳ（酸化金属半導体）
形の電界効果トランジスタを有する集積回路では、抵抗
及び容量は一般にトランジスタによって構成される。
【０００３】
【発明が解決しようとする課題】この種の遅延装置の欠
点は、Ｒ値及びＣ値の変化に対して遅延の変化が指数関
数的なカーブを描くことである。それ故、遅延調節の線
形性は、極めて短い遅延時間と両立しない大きな値のＲ
Ｃの積を必要とする。他方では、Ｒ及びＣの変化に対し
て外部回路が不感である様にＲＣ回路は入力バッファ回
路と出力バッファ回路との間に挿入されなければならな
い。更に、電界効果トランジスタの製造技術が様々な集
積回路のトランジスタの特性に強いバラツキを生じる。 これらのバラツキは遅延調節の所望される信頼性と精度
とに対立する。
点は、Ｒ値及びＣ値の変化に対して遅延の変化が指数関
数的なカーブを描くことである。それ故、遅延調節の線
形性は、極めて短い遅延時間と両立しない大きな値のＲ
Ｃの積を必要とする。他方では、Ｒ及びＣの変化に対し
て外部回路が不感である様にＲＣ回路は入力バッファ回
路と出力バッファ回路との間に挿入されなければならな
い。更に、電界効果トランジスタの製造技術が様々な集
積回路のトランジスタの特性に強いバラツキを生じる。 これらのバラツキは遅延調節の所望される信頼性と精度
とに対立する。
【０００４】
【課題を解決するための手段】本発明は対数変化曲線を
呈しない、極めて短い遅延を生じる、遅延値を細かく信
頼性のある方法で調節する、ＢｉＣＭＯＳ（バイポーラ
／相補形ＭＯＳ）形集積回路に組み込むに極めて適した
、そしてバッファ入力及び出力回路を必要としない等の
利点を提供する調節可能な遅延装置を提案する。
呈しない、極めて短い遅延を生じる、遅延値を細かく信
頼性のある方法で調節する、ＢｉＣＭＯＳ（バイポーラ
／相補形ＭＯＳ）形集積回路に組み込むに極めて適した
、そしてバッファ入力及び出力回路を必要としない等の
利点を提供する調節可能な遅延装置を提案する。
【０００５】本発明による調節可能な遅延装置は、差動
増幅器と、電源と、電流と各抵抗の抵抗値との積が一定
となるようにして作用する調節手段に結合されている２
つの負荷抵抗とを含んでいることを特徴とする。
増幅器と、電源と、電流と各抵抗の抵抗値との積が一定
となるようにして作用する調節手段に結合されている２
つの負荷抵抗とを含んでいることを特徴とする。
【０００６】
【実施例】本発明の特徴及び利点は添付図面を参照して
例として挙げた実施例に関する以下の説明から明らかと
なるであろう。図１では、本発明による遅延装置１０は
基礎的にはＥＣＬ（エミッタ結合論理）ゲート１１から
作られている。このＥＣＬゲートには、例えば＋５ボル
トとアースとの値を夫々有する電位ＶＣＣとＶＥＥとの
間の電圧が供給される。ＥＣＬゲートの２つの入力バイ
ポーラトランジスタ１２及び１３は各々それらのベース
で正入力信号ＩＮと反転入力信号ＩＮ＊ とを受信する
。それらのコレクタは各々負荷抵抗１４及び１５を介し
て電位ＶＣＣに接続される。それらのエミッタはバイポ
ーラトランジスタ１７と負荷抵抗１８とで作られた電源
１６によって結合されて、電位ＶＥＥに接続される。ト
ランジスタ１７はそのコレクタをトランジスタ１２及び
１３のエミッタに接続され、そのエミッタを負荷抵抗１
８に接続され、そのベースを基準電位ＶＲＥＦ に接続
されている。トランジスタ１２及び１３のコレクタは後
続エミッタを有する２つの出力増幅器を形成する２つの
バイポーラトランジスタ１９及び２０のベースにも接続
している。それらのコレクタは電位ＶＣＣに接続し、そ
れらのエミッタは各抵抗２１及び２２によって電位ＶＥ
Ｅに接続され、相補出力信号ＯＵＴ及びＯＵＴ＊ を送
出する。従来の方法では、抵抗は例えばＭＯＳ形の電界
効果トランジスタにより構成されている。この種のトラ
ンジスタの抵抗値は特にそのゲート電極の電気的幅によ
って、そして事実上トランジスタを導通させるため必要
なゲート電極−ソース電圧によって製造時にあらかじめ
定められている。
例として挙げた実施例に関する以下の説明から明らかと
なるであろう。図１では、本発明による遅延装置１０は
基礎的にはＥＣＬ（エミッタ結合論理）ゲート１１から
作られている。このＥＣＬゲートには、例えば＋５ボル
トとアースとの値を夫々有する電位ＶＣＣとＶＥＥとの
間の電圧が供給される。ＥＣＬゲートの２つの入力バイ
ポーラトランジスタ１２及び１３は各々それらのベース
で正入力信号ＩＮと反転入力信号ＩＮ＊ とを受信する
。それらのコレクタは各々負荷抵抗１４及び１５を介し
て電位ＶＣＣに接続される。それらのエミッタはバイポ
ーラトランジスタ１７と負荷抵抗１８とで作られた電源
１６によって結合されて、電位ＶＥＥに接続される。ト
ランジスタ１７はそのコレクタをトランジスタ１２及び
１３のエミッタに接続され、そのエミッタを負荷抵抗１
８に接続され、そのベースを基準電位ＶＲＥＦ に接続
されている。トランジスタ１２及び１３のコレクタは後
続エミッタを有する２つの出力増幅器を形成する２つの
バイポーラトランジスタ１９及び２０のベースにも接続
している。それらのコレクタは電位ＶＣＣに接続し、そ
れらのエミッタは各抵抗２１及び２２によって電位ＶＥ
Ｅに接続され、相補出力信号ＯＵＴ及びＯＵＴ＊ を送
出する。従来の方法では、抵抗は例えばＭＯＳ形の電界
効果トランジスタにより構成されている。この種のトラ
ンジスタの抵抗値は特にそのゲート電極の電気的幅によ
って、そして事実上トランジスタを導通させるため必要
なゲート電極−ソース電圧によって製造時にあらかじめ
定められている。
【０００７】本発明によれば、ＥＣＬゲート１１は、電
源１６の供給するバイアス電流Ｉと、抵抗負荷１４及び
１５の各々の値Ｒとをそれらの積ＲＩが一定であるよう
にして調節する回路２３を含んでいる。図示の例では、
回路２３によって制御される調節は連続しない。負荷抵
抗１４及び１５は各々４つの抵抗１４ａ−１４ｄ及び１
５ａ−１５ｄで作られ、電源１６の負荷１８は４つの抵
抗１８ａ−１８ｄから成る。各負荷１４，１５及び１８
内の全ての抵抗は並列ドレーン−ソースパスを有するＭ
ＯＳトランジスタによって形成される。負荷１４及び１
５内のトランジスタはＰＭＯＳ形であって、それらのゲ
ート電極は調節回路２３の制御端子２３ａに接続したバ
ス２４に結合される。負荷１８内のトランジスタはＮＭ
ＯＳ形であって、それらのゲート電極は調節回路２３の
別の制御端子２３ｂに接続されたバス２５に結合される
。制御端子２３ａ及び２３ｂは各々調節回路２３の入力
端子２３ｃに印加されるパイロット制御信号Ｅに応答し
て明確に個別の４つの電位値ＣＯ−Ｃ３及びＤＯ−Ｄ３
をとることができる２つの制御信号Ｃ及びＤを各々送出
する。
源１６の供給するバイアス電流Ｉと、抵抗負荷１４及び
１５の各々の値Ｒとをそれらの積ＲＩが一定であるよう
にして調節する回路２３を含んでいる。図示の例では、
回路２３によって制御される調節は連続しない。負荷抵
抗１４及び１５は各々４つの抵抗１４ａ−１４ｄ及び１
５ａ−１５ｄで作られ、電源１６の負荷１８は４つの抵
抗１８ａ−１８ｄから成る。各負荷１４，１５及び１８
内の全ての抵抗は並列ドレーン−ソースパスを有するＭ
ＯＳトランジスタによって形成される。負荷１４及び１
５内のトランジスタはＰＭＯＳ形であって、それらのゲ
ート電極は調節回路２３の制御端子２３ａに接続したバ
ス２４に結合される。負荷１８内のトランジスタはＮＭ
ＯＳ形であって、それらのゲート電極は調節回路２３の
別の制御端子２３ｂに接続されたバス２５に結合される
。制御端子２３ａ及び２３ｂは各々調節回路２３の入力
端子２３ｃに印加されるパイロット制御信号Ｅに応答し
て明確に個別の４つの電位値ＣＯ−Ｃ３及びＤＯ−Ｄ３
をとることができる２つの制御信号Ｃ及びＤを各々送出
する。
【０００８】図１に示す調節可能な遅延装置１０の機能
は図２に示すグラフを参照して説明される。グラフはＲ
Ｉが一定であるようにして電流Ｉの変化の関数としての
相補出力信号ＯＵＴ及びＯＵＴ＊ の遅延θの変化を表
す。バイアス電流の変化はほぼ線形に選択される。これ
らの条件で曲線は θ＝Ａ＋Ｂ／Ｉ（ただしＡは水平
漸近線（図示せず）の縦座標であり、Ｂは図示の例では
１に等しい所定の係数である）の形式の双曲線である。 Ｉの４つの値１０−１３は対応するトランジスタ１８ａ
−１８ｄの導通を制御する信号Ｄの４つの値Ｄ０−Ｄ３
によって決定される。４つの値Ｄ０−Ｄ３に対して、抵
抗として働く各トランジスタ１４ａ−１４ｄ及び１５ａ
−１５ｄの導通を制御するＣ０−Ｃ３の４つの値が対応
する。図示の例では、値Ｃ０及びＤ０に対応する値Ｉ０
はトランジスタ１４ａ，１５ａ及び１８ａの導通によっ
て得られる。
は図２に示すグラフを参照して説明される。グラフはＲ
Ｉが一定であるようにして電流Ｉの変化の関数としての
相補出力信号ＯＵＴ及びＯＵＴ＊ の遅延θの変化を表
す。バイアス電流の変化はほぼ線形に選択される。これ
らの条件で曲線は θ＝Ａ＋Ｂ／Ｉ（ただしＡは水平
漸近線（図示せず）の縦座標であり、Ｂは図示の例では
１に等しい所定の係数である）の形式の双曲線である。 Ｉの４つの値１０−１３は対応するトランジスタ１８ａ
−１８ｄの導通を制御する信号Ｄの４つの値Ｄ０−Ｄ３
によって決定される。４つの値Ｄ０−Ｄ３に対して、抵
抗として働く各トランジスタ１４ａ−１４ｄ及び１５ａ
−１５ｄの導通を制御するＣ０−Ｃ３の４つの値が対応
する。図示の例では、値Ｃ０及びＤ０に対応する値Ｉ０
はトランジスタ１４ａ，１５ａ及び１８ａの導通によっ
て得られる。
【０００９】４つの値ＩＯ−Ｉ３は好ましくは曲線のほ
ぼ中央の線形部分で選択され、得られる４つの遅延値θ
１−θ３が互いにほぼ等しい距離であり、互いに所望す
る値だけ隔てられている。グラフから実際的に分かるこ
とは、あまりにも散らばり過ぎたＩの値はθの強い非線
形変化を生じること、水平漸近線部分にまとめられたＩ
の値が互いにあまり変わらないθの値を生じるであろう
こと、及び垂直漸近線部分ではθの所望する値が技術的
な変動を考慮してＩの極めて僅かの変化について得られ
るであろうということである。
ぼ中央の線形部分で選択され、得られる４つの遅延値θ
１−θ３が互いにほぼ等しい距離であり、互いに所望す
る値だけ隔てられている。グラフから実際的に分かるこ
とは、あまりにも散らばり過ぎたＩの値はθの強い非線
形変化を生じること、水平漸近線部分にまとめられたＩ
の値が互いにあまり変わらないθの値を生じるであろう
こと、及び垂直漸近線部分ではθの所望する値が技術的
な変動を考慮してＩの極めて僅かの変化について得られ
るであろうということである。
【００１０】本発明による遅延装置１０は幾つかの利点
を有している。差動増幅器１１内の能動素子としてバイ
ポーラトランジスタが存在することによって、遅延時間
θの信頼性と均一性とが得られ、これによって図示の例
では２５０ｐｓのオーダーの遅延装置１０のバイアホー
ル（ｖｉａ−ｈｏｌｅ）の極めて短い遅延時間θに対す
るＮＭＯＳ及びＰＭＯＳトランジスタ内の遅延の大きな
差のためにＣＭＯＳ（相補型ＭＯＳ）差動増幅器内に生
じるであろう不均一性の問題が解決されるであろう。別
の利点は、ＥＣＬ形差動増幅器１１のトランジスタ１２
及び１３のベース上に相補性入力信号ＩＮ及びＩＮ＊
が使用されていることである。実際、入力信号ＩＮと基
準電圧との使用は、様々な集積回路間の構成素子の特性
のばらつきのため基準電圧に信号ＩＮのエッジをセンタ
リングするという問題を引き起こすだろう。センタリン
グのずれは不均一な遅延θを生じるだろう。反対に、図
示の例では、センタリングは相補性入力信号のエッジの
交叉点上で実行され、これが全てのばらつきを補正し、
かつ安定した遅延時間を保証する。
を有している。差動増幅器１１内の能動素子としてバイ
ポーラトランジスタが存在することによって、遅延時間
θの信頼性と均一性とが得られ、これによって図示の例
では２５０ｐｓのオーダーの遅延装置１０のバイアホー
ル（ｖｉａ−ｈｏｌｅ）の極めて短い遅延時間θに対す
るＮＭＯＳ及びＰＭＯＳトランジスタ内の遅延の大きな
差のためにＣＭＯＳ（相補型ＭＯＳ）差動増幅器内に生
じるであろう不均一性の問題が解決されるであろう。別
の利点は、ＥＣＬ形差動増幅器１１のトランジスタ１２
及び１３のベース上に相補性入力信号ＩＮ及びＩＮ＊
が使用されていることである。実際、入力信号ＩＮと基
準電圧との使用は、様々な集積回路間の構成素子の特性
のばらつきのため基準電圧に信号ＩＮのエッジをセンタ
リングするという問題を引き起こすだろう。センタリン
グのずれは不均一な遅延θを生じるだろう。反対に、図
示の例では、センタリングは相補性入力信号のエッジの
交叉点上で実行され、これが全てのばらつきを補正し、
かつ安定した遅延時間を保証する。
【００１１】それ故調節回路２３の機能はこの場合、ほ
ぼ一定のＲＩ積に相当する４つの値をそれぞれ有する２
つの制御信号Ｃ及びＤへとパイロット信号Ｅを変換する
ということである。この種の変換器は当業者には良く知
られているから説明の必要はない。
ぼ一定のＲＩ積に相当する４つの値をそれぞれ有する２
つの制御信号Ｃ及びＤへとパイロット信号Ｅを変換する
ということである。この種の変換器は当業者には良く知
られているから説明の必要はない。
【００１２】図示の実施例には数多くの変形例をもたら
すことができる。特に明らかなのは、図示のＥＣＬゲー
トの代わりに、バイポーラトランジスタ又は電界効果ト
ランジスタを備えた単一の差動増幅器で充分であり得る
場合もあるということである。ＥＣＬゲートの利点は主
としてその遅延が非常に短いこと、及び、そのトランジ
スタ１２及び１３の不飽和性と周波数の関数としての出
力電圧（電圧揺れ）のわずかな変化とによって高周波数
での性能が高いことである。また以上の説明から分かる
ことは、さらに改良された調節回路２３と適用性のより
優れた曲線 θ＝ｆ（Ｉ）とが遅延θをより高密度に
、より広範囲にそしてより線形性を有するようにして変
化させることができるということである。例えば、負荷
１４，１５及び１８内の多数の抵抗が遅延θの極めて細
かな調節を可能にする。一般に、ＥＣＬゲート１１内又
は代替の単一の差動増幅器内の電源は抵抗１８を含み得
るにすぎない。変形例では、電流Ｉの制御信号はトラン
ジスタ１７の導通を制御する電圧に、つまりこのトラン
ジスタのベースに作用することができるだけであろう。 また以上の説明から、ＥＣＬゲート又は代替の差動増幅
器は正の入力信号ＩＮだけを受信することができ、他方
の入力端子は所定の定電位に印加されることが分かった
。 当業者にはまた遅延θを連続的に変化させることも可能
である。さらにまた、より線形性の強い枝（ｂｒａｎｃ
ｈ）を有し、しかし遅延θを強く変化させる θ＝Ａ
＋Ｂ／Ｉ２ の形式の曲線を得るようにして、より高次
の関数、例えば２次関数に従ってバイアス電流を変化さ
せることも可能であろう。さらに、もし希望する遅延時
間が単一の遅延装置１０の能力を超えるようなことがあ
れば、図３及び４に示す方法で複数の装置１０を組み合
わせることもまた可能である。
すことができる。特に明らかなのは、図示のＥＣＬゲー
トの代わりに、バイポーラトランジスタ又は電界効果ト
ランジスタを備えた単一の差動増幅器で充分であり得る
場合もあるということである。ＥＣＬゲートの利点は主
としてその遅延が非常に短いこと、及び、そのトランジ
スタ１２及び１３の不飽和性と周波数の関数としての出
力電圧（電圧揺れ）のわずかな変化とによって高周波数
での性能が高いことである。また以上の説明から分かる
ことは、さらに改良された調節回路２３と適用性のより
優れた曲線 θ＝ｆ（Ｉ）とが遅延θをより高密度に
、より広範囲にそしてより線形性を有するようにして変
化させることができるということである。例えば、負荷
１４，１５及び１８内の多数の抵抗が遅延θの極めて細
かな調節を可能にする。一般に、ＥＣＬゲート１１内又
は代替の単一の差動増幅器内の電源は抵抗１８を含み得
るにすぎない。変形例では、電流Ｉの制御信号はトラン
ジスタ１７の導通を制御する電圧に、つまりこのトラン
ジスタのベースに作用することができるだけであろう。 また以上の説明から、ＥＣＬゲート又は代替の差動増幅
器は正の入力信号ＩＮだけを受信することができ、他方
の入力端子は所定の定電位に印加されることが分かった
。 当業者にはまた遅延θを連続的に変化させることも可能
である。さらにまた、より線形性の強い枝（ｂｒａｎｃ
ｈ）を有し、しかし遅延θを強く変化させる θ＝Ａ
＋Ｂ／Ｉ２ の形式の曲線を得るようにして、より高次
の関数、例えば２次関数に従ってバイアス電流を変化さ
せることも可能であろう。さらに、もし希望する遅延時
間が単一の遅延装置１０の能力を超えるようなことがあ
れば、図３及び４に示す方法で複数の装置１０を組み合
わせることもまた可能である。
【００１３】図３は縦続接続された４つのＥＣＬゲート
１１ａ−１１ｄを含む本発明による遅延装置１０の１変
形例の構造を示すブロック図である。ゲート１１ａ−１
１ｄは入力信号ＩＮ及びＩＮ＊ を相次いで遅らせるた
め同一の調節回路２３によって制御される。それらの出
力信号ＯＵＴａ−ＯＵＴｄ及びＯＵＴａ＊ −ＯＵＴｄ
＊ はまたマルチプレクサ２６の各入力に印加され、マ
ルチプレクサは遅延装置１０の相補型出力信号ＯＵＴ及
びＯＵＴ＊ を送出する。装置１０は、最大遅延が２５
０ｐｓのオーダーである４つの遅延値をもたらすことが
でき、１ｎｓのオーダーの遅延、即ち１秒当たり１ギガ
ビットのレートで１ビットを伝送するための必要とされ
る時間まで広がる１６個の遅延値θを遅延装置１０から
得ることが可能である。図３の構成例から当業者は例え
ば図４に示す例のように場合に応じて多少とも性能の高
い変形例を考案することができる。
１１ａ−１１ｄを含む本発明による遅延装置１０の１変
形例の構造を示すブロック図である。ゲート１１ａ−１
１ｄは入力信号ＩＮ及びＩＮ＊ を相次いで遅らせるた
め同一の調節回路２３によって制御される。それらの出
力信号ＯＵＴａ−ＯＵＴｄ及びＯＵＴａ＊ −ＯＵＴｄ
＊ はまたマルチプレクサ２６の各入力に印加され、マ
ルチプレクサは遅延装置１０の相補型出力信号ＯＵＴ及
びＯＵＴ＊ を送出する。装置１０は、最大遅延が２５
０ｐｓのオーダーである４つの遅延値をもたらすことが
でき、１ｎｓのオーダーの遅延、即ち１秒当たり１ギガ
ビットのレートで１ビットを伝送するための必要とされ
る時間まで広がる１６個の遅延値θを遅延装置１０から
得ることが可能である。図３の構成例から当業者は例え
ば図４に示す例のように場合に応じて多少とも性能の高
い変形例を考案することができる。
【００１４】図４にブロック図として示した実施例では
、遅延装置１０は図１のゲート１１と同一の３つのＥＣ
Ｌゲート１１ａ−１１ｃと、ゲート１１ａ−１１ｃと同
じタイプであるが、ある６つの遅延θｆを生じるための
対応する負荷抵抗１４，１５及び１８のみを含む２つの
ＥＣＬゲート２７ａ，２７ｂを含んでいる。ゲート１１
ａ−１１ｃは同じ負荷抵抗１４ａ−１４ｄ及び１５ａ−
１５ｄ並びに同じ出力増幅器１９−２２及び同じ出力を
分け合うことができる。これらのゲートは同じ調節回路
２３から発する同じ制御信号Ｃ及びＤによって制御され
る。回路２３は更にバス２８に各ゲート１１ａ−１１ｃ
の選択信号Ｓａ−Ｓｃを供給するセレクタ（図示せず）
を有する。ゲート１１ａ及び２７ａは入力信号ＩＮ及び
ＩＮ＊ を受信し、ゲート１１ｂ，１１ｃはゲート２７
ａ及び２７ｂの出力信号を各々受信する。ゲート２７ａ
の出力信号はゲート２７ｂの入力端子にも印加される。 機能的には、ゲート１１ａだけを選択すると図１に示す
ゲート１１の遅延θに同一の遅延θａが与えられる。ゲ
ート１１ｂだけを選択すると遅延 θｂ＝θｆ＋θが
与えられる。ゲート１１ｃだけを選択すると遅延 θ
ｃ＝２θｆ＋θ が与えられる。得られる曲線は変化
θａ，θｂ及びθｃの範囲が重なり合うことなく結合さ
れていれば線形である。しかしながら、例えばゲート１
１ａ及び１１ｂによって相次いで供給される２つの遅延
の結合点の周囲におけるセレクタのいかなる振動をも防
ぐために、のこぎり歯状の曲線と振動の危険がないほぼ
線形の変化とを有する様々な範囲を重ねるのが好ましい
。結論として、この遅延装置の原理は少なくとも１つの
差動増幅器又はＥＣＬゲート１１によって発生される可
変遅延に対して少なくとも１つの固定遅延θｆを選択的
に付加するというものである。概して固定遅延θｆは互
いに等しいか又は異なっていてもよい。
、遅延装置１０は図１のゲート１１と同一の３つのＥＣ
Ｌゲート１１ａ−１１ｃと、ゲート１１ａ−１１ｃと同
じタイプであるが、ある６つの遅延θｆを生じるための
対応する負荷抵抗１４，１５及び１８のみを含む２つの
ＥＣＬゲート２７ａ，２７ｂを含んでいる。ゲート１１
ａ−１１ｃは同じ負荷抵抗１４ａ−１４ｄ及び１５ａ−
１５ｄ並びに同じ出力増幅器１９−２２及び同じ出力を
分け合うことができる。これらのゲートは同じ調節回路
２３から発する同じ制御信号Ｃ及びＤによって制御され
る。回路２３は更にバス２８に各ゲート１１ａ−１１ｃ
の選択信号Ｓａ−Ｓｃを供給するセレクタ（図示せず）
を有する。ゲート１１ａ及び２７ａは入力信号ＩＮ及び
ＩＮ＊ を受信し、ゲート１１ｂ，１１ｃはゲート２７
ａ及び２７ｂの出力信号を各々受信する。ゲート２７ａ
の出力信号はゲート２７ｂの入力端子にも印加される。 機能的には、ゲート１１ａだけを選択すると図１に示す
ゲート１１の遅延θに同一の遅延θａが与えられる。ゲ
ート１１ｂだけを選択すると遅延 θｂ＝θｆ＋θが
与えられる。ゲート１１ｃだけを選択すると遅延 θ
ｃ＝２θｆ＋θ が与えられる。得られる曲線は変化
θａ，θｂ及びθｃの範囲が重なり合うことなく結合さ
れていれば線形である。しかしながら、例えばゲート１
１ａ及び１１ｂによって相次いで供給される２つの遅延
の結合点の周囲におけるセレクタのいかなる振動をも防
ぐために、のこぎり歯状の曲線と振動の危険がないほぼ
線形の変化とを有する様々な範囲を重ねるのが好ましい
。結論として、この遅延装置の原理は少なくとも１つの
差動増幅器又はＥＣＬゲート１１によって発生される可
変遅延に対して少なくとも１つの固定遅延θｆを選択的
に付加するというものである。概して固定遅延θｆは互
いに等しいか又は異なっていてもよい。
【図面の簡単な説明】
【図１】本発明による調節可能な遅延装置の好ましい一
実施例の回路を示すブロック図である。
実施例の回路を示すブロック図である。
【図２】図１に示す装置の遅延時間の変化を図解するグ
ラフである。
ラフである。
【図３】広い変化範囲にわたって遅延を調節することが
できる本発明による調節可能な遅延装置の実施例のブロ
ック図である。
できる本発明による調節可能な遅延装置の実施例のブロ
ック図である。
【図４】図３に示す遅延装置の実施例の一変形例のブロ
ック図である。
ック図である。
Claims (10)
- 【請求項１】 少なくとも１つの差動増幅器と、電源
と、電流と各抵抗の抵抗値との積が一定となるようにし
て作用する調節手段に結合されている２つの負荷抵抗と
を含んでいることを特徴とする調節可能な遅延装置。 - 【請求項２】 前記電源が負荷抵抗を含んでおり、前
記調節手段が電流を変化させるために該負荷抵抗に作用
することを特徴とする請求項１に記載の装置。 - 【請求項３】 前記調節手段が調節回路と、前記各負
荷抵抗内において、ドレーン−ソースパスが並列でかつ
ゲート電極が前記調節回路の制御端子に結合されている
複数のＭＯＳトランジスタとを含んでいることを特徴と
する請求項１又は２に記載の装置。 - 【請求項４】 電源がトランジスタを含んでおり、前
記調節手段がこのトランジスタの導通を制御する電圧に
作用することを特徴とする請求項１に記載の装置。 - 【請求項５】 バイアス電流の変化がほぼ線形である
ことを特徴とする請求項１から４のいずれか一項に記載
の装置。 - 【請求項６】 バイアス電流の変化が平方関数Ｉ２
又はより高次の関数であることを特徴とする請求項１か
ら４のいずれか一項に記載の装置。 - 【請求項７】 前記差動増幅器の２つの入力が入力信
号の相補形を受け取ることを特徴とする請求項１から６
のいずれか一項に記載の装置。 - 【請求項８】 前記差動増幅器がＥＣＬゲートを形成
することを特徴とする請求項１から７のいずれか一項に
記載の装置。 - 【請求項９】 各出力がマルチプレクサに印加される
複数の差動増幅器を含んでいることを特徴とする請求項
１から８のいずれか一項に記載の装置。 - 【請求項１０】 少なくとも前記差動増幅器によって
生じる可変遅延が少なくとも１つの固定遅延に選択的に
付加されることを特徴とする請求項１から８のいずれか
一項に記載の装置。
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