JPH04294619A - トランジスタ電力増幅器のバイアス電源回路 - Google Patents
トランジスタ電力増幅器のバイアス電源回路Info
- Publication number
- JPH04294619A JPH04294619A JP3083447A JP8344791A JPH04294619A JP H04294619 A JPH04294619 A JP H04294619A JP 3083447 A JP3083447 A JP 3083447A JP 8344791 A JP8344791 A JP 8344791A JP H04294619 A JPH04294619 A JP H04294619A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply circuit
- resistor
- fet
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006378 damage Effects 0.000 abstract description 5
- 230000000694 effects Effects 0.000 abstract description 3
- 230000005669 field effect Effects 0.000 abstract description 2
- 239000003990 capacitor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 1
- -1 and in this example Substances 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はトランジスタ電力増幅の
バイアス電源回路に関し、特に複数個のＦＥＴ（電界効
果トランジスタ）を並列運転させる電力増幅器のバイア
ス電源回路に関する。
バイアス電源回路に関し、特に複数個のＦＥＴ（電界効
果トランジスタ）を並列運転させる電力増幅器のバイア
ス電源回路に関する。
【０００２】
【従来の技術】一般に、トランジスタを用いた電力増幅
器は、一部のＣ級動作の電力増幅器を除き、バイアス電
圧を与える必要がある。そして、複数個のトランジスタ
を並列運転させるように構成した電力増幅器では、１つ
の電源回路で複数個のトランジスタを動作させるように
バイアス電源回路が構成される。この種のＦＥＴを用い
た電力増幅器のバイアス電源回路の一例を図３に示す。 同図において、Ｑ１，Ｑ２は夫々ＦＥＴであり、１つの
電源回路１０によってバイアス電源が供給されるように
なっている。即ち、各ＦＥＴＱ１，Ｑ２は電源回路１０
と入力整合回路１，２を介して接続されている。これら
入力整合回路１，２はインダクタ及びコンデンサ等によ
り構成されており、この例ではコンデンサＣ１１，Ｃ１
２と、インダクタンスＬ１１，Ｌ１２，Ｌ１３で構成さ
れた例を示している。又、入力整合回路１，２と電源回
路１０との間には高周波信号遮断用コンデンサＣ１，Ｃ
２が接続され、更に可変抵抗器ＶＲ１，ＶＲ２が接続さ
れている。この可変抵抗器ＶＲ１，ＶＲ２は、電源電圧
をＦＥＴＱ１，Ｑ２のバイアス電圧に必要な電圧に分圧
しており、かつＦＥＴＱ１，Ｑ２のスレッシュホールド
電圧の個体差を補償するためのものであり、個体差が無
い場合にはこれらの可変抵抗器ＶＲ１，ＶＲ２が無い場
合がある。
器は、一部のＣ級動作の電力増幅器を除き、バイアス電
圧を与える必要がある。そして、複数個のトランジスタ
を並列運転させるように構成した電力増幅器では、１つ
の電源回路で複数個のトランジスタを動作させるように
バイアス電源回路が構成される。この種のＦＥＴを用い
た電力増幅器のバイアス電源回路の一例を図３に示す。 同図において、Ｑ１，Ｑ２は夫々ＦＥＴであり、１つの
電源回路１０によってバイアス電源が供給されるように
なっている。即ち、各ＦＥＴＱ１，Ｑ２は電源回路１０
と入力整合回路１，２を介して接続されている。これら
入力整合回路１，２はインダクタ及びコンデンサ等によ
り構成されており、この例ではコンデンサＣ１１，Ｃ１
２と、インダクタンスＬ１１，Ｌ１２，Ｌ１３で構成さ
れた例を示している。又、入力整合回路１，２と電源回
路１０との間には高周波信号遮断用コンデンサＣ１，Ｃ
２が接続され、更に可変抵抗器ＶＲ１，ＶＲ２が接続さ
れている。この可変抵抗器ＶＲ１，ＶＲ２は、電源電圧
をＦＥＴＱ１，Ｑ２のバイアス電圧に必要な電圧に分圧
しており、かつＦＥＴＱ１，Ｑ２のスレッシュホールド
電圧の個体差を補償するためのものであり、個体差が無
い場合にはこれらの可変抵抗器ＶＲ１，ＶＲ２が無い場
合がある。
【０００３】
【発明が解決しようとする課題】この従来のトランジス
タ電力増幅器のバイアス電源回路は、並列運転を行って
いる場合、仮に何らかの原因で、１つのＦＥＴのドレイ
ンとゲートがショートモードで破壊した場合、ＦＥＴの
ドレインに供給されている電圧がバイアス電源回路を経
由して他のＦＥＴのゲートに印加される。一般にＦＥＴ
のドレインに供給されているドレイン電圧はバイアス電
圧よりも十分に高いため、ドレイン電圧がゲートに印加
されたときには、そのＦＥＴはゲート破壊を起こすおそ
れがある。或いは、ゲート破壊を起こさないまでも、ゲ
ート電圧の上昇によりドレイン電流が安全動作領域を越
え、熱暴走を起こし、並列運転している他のＦＥＴが次
々と破壊に至るという問題がある。本発明の目的は１つ
のトランジスタが破壊した場合でも、他のトランジスタ
の破壊を防止するバイアス電源回路を提供することにあ
る。
タ電力増幅器のバイアス電源回路は、並列運転を行って
いる場合、仮に何らかの原因で、１つのＦＥＴのドレイ
ンとゲートがショートモードで破壊した場合、ＦＥＴの
ドレインに供給されている電圧がバイアス電源回路を経
由して他のＦＥＴのゲートに印加される。一般にＦＥＴ
のドレインに供給されているドレイン電圧はバイアス電
圧よりも十分に高いため、ドレイン電圧がゲートに印加
されたときには、そのＦＥＴはゲート破壊を起こすおそ
れがある。或いは、ゲート破壊を起こさないまでも、ゲ
ート電圧の上昇によりドレイン電流が安全動作領域を越
え、熱暴走を起こし、並列運転している他のＦＥＴが次
々と破壊に至るという問題がある。本発明の目的は１つ
のトランジスタが破壊した場合でも、他のトランジスタ
の破壊を防止するバイアス電源回路を提供することにあ
る。
【０００４】
【課題を解決するための手段】本発明のバイアス電源回
路は、複数個の並列運転されるトランジスタと電源回路
との間に、直列に接続された抵抗と、この抵抗の電源回
路側と接地との間に接続されたツェナーダイオードとを
備えている。又、トランジスタと電源回路との間に、直
列に接続された２つの抵抗と、これら抵抗の接続点と接
地との間に接続されたツェナーダイオードとを備えてい
る。
路は、複数個の並列運転されるトランジスタと電源回路
との間に、直列に接続された抵抗と、この抵抗の電源回
路側と接地との間に接続されたツェナーダイオードとを
備えている。又、トランジスタと電源回路との間に、直
列に接続された２つの抵抗と、これら抵抗の接続点と接
地との間に接続されたツェナーダイオードとを備えてい
る。
【０００５】
【作用】本発明によれば、破壊されたトランジスタから
生じる高電圧をツェナーダイオードと抵抗により降下さ
せ、他のトランジスタに高電圧が加えられることを防止
する。
生じる高電圧をツェナーダイオードと抵抗により降下さ
せ、他のトランジスタに高電圧が加えられることを防止
する。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明のバイアス電源回路の第１実施例の回
路図である。図１において、ＦＥＴＱ１，Ｑ２は並列運
転されるように夫々入力整合回路１，２を介して電源回
路１０に接続されている。前記入力整合回路１はコンデ
ンサＣ１１，Ｃ１２、及びインダクタＬ１１，Ｌ１２，
Ｌ１３で構成されており、これは入力整合回路２も同じ
である。尚、これら入力整合回路１，２は種々の回路構
成のものが使用できることは言うまでもない。そして、
前記入力整合回路１，２には夫々高周波遮断用のコンデ
ンサＣ１，Ｃ２が接続され、かつ電源回路１０の電圧を
ＦＥＴＱ１，Ｑ２の各バイアス電圧に必要な電圧に分圧
する可変抵抗器ＶＲ１，ＶＲ２を介して前記電源回路１
０に接続されている。更に、入力整合回路１，２と各可
変抵抗器ＶＲ１，ＶＲ２の間には、抵抗Ｒ１，Ｒ２を直
列に接続し、かつツェナーダイオードＤ１，Ｄ２を並列
に接続している。このツェナーダイオードＤ１，Ｄ２は
ＦＥＴＱ１，Ｑ２のバイアス電圧よりも高く設定してい
る。
る。図１は本発明のバイアス電源回路の第１実施例の回
路図である。図１において、ＦＥＴＱ１，Ｑ２は並列運
転されるように夫々入力整合回路１，２を介して電源回
路１０に接続されている。前記入力整合回路１はコンデ
ンサＣ１１，Ｃ１２、及びインダクタＬ１１，Ｌ１２，
Ｌ１３で構成されており、これは入力整合回路２も同じ
である。尚、これら入力整合回路１，２は種々の回路構
成のものが使用できることは言うまでもない。そして、
前記入力整合回路１，２には夫々高周波遮断用のコンデ
ンサＣ１，Ｃ２が接続され、かつ電源回路１０の電圧を
ＦＥＴＱ１，Ｑ２の各バイアス電圧に必要な電圧に分圧
する可変抵抗器ＶＲ１，ＶＲ２を介して前記電源回路１
０に接続されている。更に、入力整合回路１，２と各可
変抵抗器ＶＲ１，ＶＲ２の間には、抵抗Ｒ１，Ｒ２を直
列に接続し、かつツェナーダイオードＤ１，Ｄ２を並列
に接続している。このツェナーダイオードＤ１，Ｄ２は
ＦＥＴＱ１，Ｑ２のバイアス電圧よりも高く設定してい
る。
【０００７】この構成によれば、仮にＦＥＴＱ１が、ド
レインＤとゲートＧが短絡して破壊した場合、ドレイン
電圧が抵抗Ｒ１を経由してツェナーダイオードＤ１に印
加されるが、ツェナーダイオードＤ１はこの電圧をツェ
ナー電圧に制限し、並列運転されている他のＦＥＴＱ２
のゲートＧにドレイン電圧が印加されるのを防止する。 このとき、抵抗Ｒ１には近似的に（Ｒ１の抵抗値）÷（
ドレイン電圧−ツェナー電圧）の電流が流れるが、抵抗
Ｒ１の電力容量をこの電流に対応するよりも小さく設定
しておくことにより、抵抗Ｒ１を焼損させ、極めて短い
時間のみバイアス電圧がツェナー電圧まで上昇するが、
他のＦＥＴＱ２にダメージを与えることを防止する。し
たがって、ツェナーダイオードＤ１，Ｄ２と抵抗Ｒ１，
Ｒ２を設けることで、１つのＦＥＴが破壊された場合に
も他のＦＥＴが破壊されることを防止することが可能と
なる。
レインＤとゲートＧが短絡して破壊した場合、ドレイン
電圧が抵抗Ｒ１を経由してツェナーダイオードＤ１に印
加されるが、ツェナーダイオードＤ１はこの電圧をツェ
ナー電圧に制限し、並列運転されている他のＦＥＴＱ２
のゲートＧにドレイン電圧が印加されるのを防止する。 このとき、抵抗Ｒ１には近似的に（Ｒ１の抵抗値）÷（
ドレイン電圧−ツェナー電圧）の電流が流れるが、抵抗
Ｒ１の電力容量をこの電流に対応するよりも小さく設定
しておくことにより、抵抗Ｒ１を焼損させ、極めて短い
時間のみバイアス電圧がツェナー電圧まで上昇するが、
他のＦＥＴＱ２にダメージを与えることを防止する。し
たがって、ツェナーダイオードＤ１，Ｄ２と抵抗Ｒ１，
Ｒ２を設けることで、１つのＦＥＴが破壊された場合に
も他のＦＥＴが破壊されることを防止することが可能と
なる。
【０００８】図２は本発明の第２実施例の回路図である
。同図において、図１と同一部分には同一符号を付して
詳細な説明は省略する。この実施例では、入力整合回路
１，２と可変抵抗器ＶＲ１，ＶＲ２との間に夫々２つの
抵抗Ｒ１，Ｒ１１及びＲ２，Ｒ２１を直列に接続し、か
つこれら抵抗の接続点にツェナーダイオードＤ１，Ｄ２
を接続した構成としている。ツェナーダイオードＤ１，
Ｄ２は第１実施例と同様にＦＥＴＱ１，Ｑ２のバイアス
電圧よりも高く設定されている。又、抵抗Ｒ１１，Ｒ２
１は電源回路１０の電源インピーダンスよりも十分に大
きい抵抗値に設定されている。
。同図において、図１と同一部分には同一符号を付して
詳細な説明は省略する。この実施例では、入力整合回路
１，２と可変抵抗器ＶＲ１，ＶＲ２との間に夫々２つの
抵抗Ｒ１，Ｒ１１及びＲ２，Ｒ２１を直列に接続し、か
つこれら抵抗の接続点にツェナーダイオードＤ１，Ｄ２
を接続した構成としている。ツェナーダイオードＤ１，
Ｄ２は第１実施例と同様にＦＥＴＱ１，Ｑ２のバイアス
電圧よりも高く設定されている。又、抵抗Ｒ１１，Ｒ２
１は電源回路１０の電源インピーダンスよりも十分に大
きい抵抗値に設定されている。
【０００９】この構成によれば、例えばＦＥＴＱ１が破
壊された場合にも、ツェナーダイオードＤ１によって電
圧をツェナー電圧に制限するため、ＦＥＴＱ２のゲート
に過大な電圧が印加されることを防止し、ＦＥＴＱ２の
破壊を防止できることは第１実施例と同じである。又、
この実施例ではバイアス電源回路１０との間に抵抗値の
大きな抵抗Ｒ１１，Ｒ２１を接続しているため、これら
抵抗Ｒ１１，Ｒ２１によってもバイアス電圧の上昇を抑
制し、他の正常なＦＥＴＱ２のゲートに印加される電圧
の上昇を防止している。
壊された場合にも、ツェナーダイオードＤ１によって電
圧をツェナー電圧に制限するため、ＦＥＴＱ２のゲート
に過大な電圧が印加されることを防止し、ＦＥＴＱ２の
破壊を防止できることは第１実施例と同じである。又、
この実施例ではバイアス電源回路１０との間に抵抗値の
大きな抵抗Ｒ１１，Ｒ２１を接続しているため、これら
抵抗Ｒ１１，Ｒ２１によってもバイアス電圧の上昇を抑
制し、他の正常なＦＥＴＱ２のゲートに印加される電圧
の上昇を防止している。
【００１０】
【発明の効果】以上説明したように本発明は、複数個の
並列運転されるトランジスタと電源回路との間に、直列
に接続された１個以上の抵抗と、この抵抗の電源回路側
と接地との間に接続されたツェナーダイオードとを備え
ているので、並列運転されている複数個のトランジスタ
の１つが破壊されて高電圧が発生された場合でも、ツェ
ナーダイオードや抵抗によって電圧を降下させ、他のト
ランジスタのバイアス電圧が上昇することを抑制して他
のトランジスタが破壊されることを防止する効果がある
。
並列運転されるトランジスタと電源回路との間に、直列
に接続された１個以上の抵抗と、この抵抗の電源回路側
と接地との間に接続されたツェナーダイオードとを備え
ているので、並列運転されている複数個のトランジスタ
の１つが破壊されて高電圧が発生された場合でも、ツェ
ナーダイオードや抵抗によって電圧を降下させ、他のト
ランジスタのバイアス電圧が上昇することを抑制して他
のトランジスタが破壊されることを防止する効果がある
。
【図１】本発明のバイアス電源回路の第１実施例の回路
図である。
図である。
【図２】本発明の第２実施例の回路図である。
【図３】従来のバイアス電源回路の回路図である。
【符号の説明】
Ｑ１，Ｑ２ トランジスタ（ＦＥＴ）１，２ 入力
整合回路 １０ 電源回路 Ｒ１，Ｒ１１，Ｒ２，Ｒ２１ 抵抗 Ｄ１，Ｄ２ ツェナーダイオード
整合回路 １０ 電源回路 Ｒ１，Ｒ１１，Ｒ２，Ｒ２１ 抵抗 Ｄ１，Ｄ２ ツェナーダイオード
Claims (2)
- 【請求項１】 複数個のトランジスタを並列運転し、
各トランジスタのバイアス電圧を共通の電源回路から得
るようにしたトランジスタ電力増幅器において、前記各
トランジスタと電源回路との間に、直列に接続された抵
抗と、この抵抗の電源回路側と接地との間に接続された
ツェナーダイオードとを備えていることを特徴とするト
ランジスタ電力増幅器のバイアス電源回路。 - 【請求項２】 複数個のトランジスタを並列運転し、
各トランジスタのバイアス電圧を共通の電源回路から得
るようにしたトランジスタ電力増幅器において、前記各
トランジスタと電源回路との間に、直列に接続された２
つの抵抗と、これら抵抗の接続点と接地との間に接続さ
れたツェナーダイオードとを備えていることを特徴とす
るトランジスタ電力増幅器のバイアス電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3083447A JPH04294619A (ja) | 1991-03-23 | 1991-03-23 | トランジスタ電力増幅器のバイアス電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3083447A JPH04294619A (ja) | 1991-03-23 | 1991-03-23 | トランジスタ電力増幅器のバイアス電源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04294619A true JPH04294619A (ja) | 1992-10-19 |
Family
ID=13802696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3083447A Pending JPH04294619A (ja) | 1991-03-23 | 1991-03-23 | トランジスタ電力増幅器のバイアス電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04294619A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008085392A (ja) * | 2006-09-25 | 2008-04-10 | Toshiba Teli Corp | 高周波電力増幅回路 |
| JP2010206844A (ja) * | 2010-06-21 | 2010-09-16 | Toshiba Teli Corp | 高周波電力増幅回路 |
-
1991
- 1991-03-23 JP JP3083447A patent/JPH04294619A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008085392A (ja) * | 2006-09-25 | 2008-04-10 | Toshiba Teli Corp | 高周波電力増幅回路 |
| JP2010206844A (ja) * | 2010-06-21 | 2010-09-16 | Toshiba Teli Corp | 高周波電力増幅回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102359320B1 (ko) | 선형 또는 클래스 d 토폴로지를 이용한 고속, 고전압, 증폭기 출력 스테이지 | |
| JP2018519754A (ja) | 非線形高周波増幅器装置 | |
| JP2790496B2 (ja) | 増幅回路 | |
| US3441864A (en) | Transistor amplifier protective circuits | |
| US6344774B2 (en) | Integrated power amplifier which allows parallel connections | |
| US4229706A (en) | Audio amplifier | |
| JPH04294619A (ja) | トランジスタ電力増幅器のバイアス電源回路 | |
| KR960009392A (ko) | 이득가변회로와 그의 집적회로 | |
| US4158179A (en) | Amplifier circuit | |
| JP2001177387A (ja) | 負荷駆動装置 | |
| US6727758B2 (en) | Fast cascaded class AB bipolar output stage | |
| JPH07112133B2 (ja) | 線形増幅器 | |
| EP0406964A1 (en) | Amplifier arrangement | |
| US4199797A (en) | Protective circuit for amplifier circuits | |
| JPH07254824A (ja) | 増幅器 | |
| JP3811737B2 (ja) | パルス出力段の制御回路装置 | |
| JP2001068950A (ja) | ゲートバイアス回路 | |
| JPH03289204A (ja) | Ｐｗｍ増幅器 | |
| JP2570961B2 (ja) | 半導体集積回路 | |
| JPH071857Y2 (ja) | 出力トランジスタの保護回路 | |
| JPH09172332A (ja) | 多段増幅回路 | |
| JP3102023B2 (ja) | 高周波電力増幅器 | |
| US6765438B1 (en) | Transconductance power amplifier | |
| JPH0537256A (ja) | 半導体送信装置 | |
| US3451000A (en) | Transistor push-pull output circuit |