JPH04295910A - 基準電圧回路 - Google Patents
基準電圧回路Info
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- JPH04295910A JPH04295910A JP6011091A JP6011091A JPH04295910A JP H04295910 A JPH04295910 A JP H04295910A JP 6011091 A JP6011091 A JP 6011091A JP 6011091 A JP6011091 A JP 6011091A JP H04295910 A JPH04295910 A JP H04295910A
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- JP
- Japan
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- reference voltage
- type transistor
- voltage circuit
- depletion type
- circuit
- Prior art date
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- Granted
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- Semiconductor Integrated Circuits (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ、Ｂｉ−ＭＯＳ
集積回路上に形成され、ボルテージレギュレータ、ボル
テージディテクタ、ＤＣ−ＤＣコンバータ、ＡＤ／ＤＡ
変換器の基準電圧を作り出す基準電圧回路に関し、特に
高品質で歩留まりのよい基準電圧回路に関する。
集積回路上に形成され、ボルテージレギュレータ、ボル
テージディテクタ、ＤＣ−ＤＣコンバータ、ＡＤ／ＤＡ
変換器の基準電圧を作り出す基準電圧回路に関し、特に
高品質で歩留まりのよい基準電圧回路に関する。
【０００２】
【従来の技術】従来の基準電圧回路は、例えば図２のよ
うに構成されている。図２において、２１はＮチャネル
ディプレッション形トランジスタ、２２はＮチャネルエ
ンハンスメント形トランジスタであり、これらのトラン
ジスタサイズは揃えてある。このような構成により、デ
ィプレッション形トランジスタ２１とエンハンスメント
形トランジスタ２２トのスレッショルド電圧の差が基準
電圧出力として出力され、図３に示すような電流／電圧
特性の関係による。
うに構成されている。図２において、２１はＮチャネル
ディプレッション形トランジスタ、２２はＮチャネルエ
ンハンスメント形トランジスタであり、これらのトラン
ジスタサイズは揃えてある。このような構成により、デ
ィプレッション形トランジスタ２１とエンハンスメント
形トランジスタ２２トのスレッショルド電圧の差が基準
電圧出力として出力され、図３に示すような電流／電圧
特性の関係による。
【０００３】
【外１】
なお、従来の基準電圧回路に関連するものとしては、例
えば「特願平１−３２０２１０号」等が挙げられる。
えば「特願平１−３２０２１０号」等が挙げられる。
【０００４】
【０００５】
【外２】
【０００６】
【外３】
これでは、消費電流のバラツキが大きくなり、また、基
準電圧回路の電源変動に対する応答特性のバラツキの原
因となって、製品の品質に影響する。逆に、品質のバラ
ツキを一定範囲内に抑さえようとすると、製品のテスト
段階でバラツキの大きいものを除外する必要があり、歩
留まりが低下してしまう。本発明の目的は、このような
問題点を改善し、品質のバラツキを一定範囲内に抑さえ
、かつテスト段階での歩留まり低下を防止するのに好適
な基準電圧回路を提供することにある。
準電圧回路の電源変動に対する応答特性のバラツキの原
因となって、製品の品質に影響する。逆に、品質のバラ
ツキを一定範囲内に抑さえようとすると、製品のテスト
段階でバラツキの大きいものを除外する必要があり、歩
留まりが低下してしまう。本発明の目的は、このような
問題点を改善し、品質のバラツキを一定範囲内に抑さえ
、かつテスト段階での歩留まり低下を防止するのに好適
な基準電圧回路を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
、本発明の基準電圧回路は、Ｎチャネルディプレッショ
ン形トランジスタのソースと基板とを独立に構成し、そ
こに所定の範囲で調整したバックゲートバイアス電圧を
供給する手段（抵抗、トリミング抵抗部）と、Ｎチャネ
ルディプレッション形トランジスタとＮチャネルエンハ
ンスメント形トランジスタとのスレッショルド電圧の差
分をプラス端子に入力するオペアンプと設けて、そのバ
ックゲートバイアス電圧を調整することにより、回路の
動作電流のバラツキを抑えるように制御することに特徴
がある。
、本発明の基準電圧回路は、Ｎチャネルディプレッショ
ン形トランジスタのソースと基板とを独立に構成し、そ
こに所定の範囲で調整したバックゲートバイアス電圧を
供給する手段（抵抗、トリミング抵抗部）と、Ｎチャネ
ルディプレッション形トランジスタとＮチャネルエンハ
ンスメント形トランジスタとのスレッショルド電圧の差
分をプラス端子に入力するオペアンプと設けて、そのバ
ックゲートバイアス電圧を調整することにより、回路の
動作電流のバラツキを抑えるように制御することに特徴
がある。
【０００８】
【作用】本発明においては、Ｎチャネルディプレッショ
ン形トランジスタのソースと基板とを独立に構成し、そ
こにトリミング抵抗部で調整したバックゲートバイアス
電圧を供給する。これにより、Ｎチャネルディプレッシ
ョン形トランジスタのスレッショルド電圧を所定の範囲
で制御することができるので、Ｎチャネルディプレッシ
ョン形トランジスタとＮチャネルエンハンスメント形ト
ランジスタとの間に流れる電流のバラツキを低く抑えら
れる。従って、安定した基準電圧を供給する基準電圧回
路を提供でき、しかも製品のテスト段階での歩留まりを
向上させることが可能である。
ン形トランジスタのソースと基板とを独立に構成し、そ
こにトリミング抵抗部で調整したバックゲートバイアス
電圧を供給する。これにより、Ｎチャネルディプレッシ
ョン形トランジスタのスレッショルド電圧を所定の範囲
で制御することができるので、Ｎチャネルディプレッシ
ョン形トランジスタとＮチャネルエンハンスメント形ト
ランジスタとの間に流れる電流のバラツキを低く抑えら
れる。従って、安定した基準電圧を供給する基準電圧回
路を提供でき、しかも製品のテスト段階での歩留まりを
向上させることが可能である。
【０００９】
【実施例】以下、本発明の一実施例を図面により説明す
る。図１は、本発明の一実施例における基準電圧回路の
構成図、図４は本発明の一実施例におけるトリミング抵
抗部の構成図である。
る。図１は、本発明の一実施例における基準電圧回路の
構成図、図４は本発明の一実施例におけるトリミング抵
抗部の構成図である。
【００１０】
【外４】
【００１１】
【外５】
また、トリミング抵抗部１５の構成は図４に示され、ト
リミング用切断部４１を有する抵抗網を有する。そして
、トリミング用切断部４１をレーザトリマ等により必要
に応じて切断し、抵抗値をほぼ零から無限大まで変化さ
せることができる。この場合、トリミング用切断部４１
および配線抵抗があるので、完全に零にはならないが、
抵抗１４に対して無視できる値となる。従って、本実施
例のバックゲート電圧調整範囲は、
リミング用切断部４１を有する抵抗網を有する。そして
、トリミング用切断部４１をレーザトリマ等により必要
に応じて切断し、抵抗値をほぼ零から無限大まで変化さ
せることができる。この場合、トリミング用切断部４１
および配線抵抗があるので、完全に零にはならないが、
抵抗１４に対して無視できる値となる。従って、本実施
例のバックゲート電圧調整範囲は、
【００１２】
【外６】
【００１３】
【外７】
【００１４】
【発明の効果】本発明によれば、基準電圧発生部の電流
バラツキを低く抑えることができるので、品質の安定し
た基準電圧を得ることが可能である。また、本発明の基
準電圧回路をボルテージレギュレータ、ボルテージディ
テクタ、ＤＣ−ＤＣコンバータ、ＡＤ−ＡＤ変換器等に
内蔵することにより、高品質の製品を歩留まり良く得る
ことができる。
バラツキを低く抑えることができるので、品質の安定し
た基準電圧を得ることが可能である。また、本発明の基
準電圧回路をボルテージレギュレータ、ボルテージディ
テクタ、ＤＣ−ＤＣコンバータ、ＡＤ−ＡＤ変換器等に
内蔵することにより、高品質の製品を歩留まり良く得る
ことができる。
【００１５】
【図１】本発明の一実施例における基準電圧回路の構成
図である。
図である。
【図２】従来の基準電圧回路の構成図である。
【図３】従来の基準電圧回路で得られる基準電圧の説明
図である。
図である。
【図４】本発明の一実施例におけるトリミング抵抗部の
構成図である。
構成図である。
１１ Ｎチャネルディプレッション形トランジスタ１
２ Ｎチャネルエンハンスメント形トランジスタ１３
オペアンプ １４ 抵抗 １５ トリミング抵抗部 ２１ Ｎチャネルディプレッション形トランジスタ２
２ Ｎチャネルエンハンスメント形トランジスタ３１
Ｎチャネルディプレッション形トランジスタの電流
／電圧特性 ３２ Ｎチャネルエンハンスメント形トランジスタの
電流／電圧特性 ３３ ２個のトランジスタに流れる電流４１ トリ
ミング用切断部
２ Ｎチャネルエンハンスメント形トランジスタ１３
オペアンプ １４ 抵抗 １５ トリミング抵抗部 ２１ Ｎチャネルディプレッション形トランジスタ２
２ Ｎチャネルエンハンスメント形トランジスタ３１
Ｎチャネルディプレッション形トランジスタの電流
／電圧特性 ３２ Ｎチャネルエンハンスメント形トランジスタの
電流／電圧特性 ３３ ２個のトランジスタに流れる電流４１ トリ
ミング用切断部
Claims (1)
- 【請求項１】 Ｎチャネルディプレッション形トラン
ジスタと、Ｎチャネルエンハンスメント形トランジスタ
とを有し、両該トランジスタのスレッショルド電圧の差
分を基準電圧出力として取り出す基準電圧回路において
、該ディプレッション形トランジスタのソースと基板と
を独立に構成し、該ディプレッション形トランジスタに
所定の範囲で調整したバックゲートバイアス電圧を供給
する手段と、上記差分の電圧をプラス端子に入力するオ
ペアンプと設けて、該バックゲートバイアス電圧を調整
することにより、回路の動作電流を制御することを特徴
とする基準電圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03060110A JP3136629B2 (ja) | 1991-03-25 | 1991-03-25 | 基準電圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03060110A JP3136629B2 (ja) | 1991-03-25 | 1991-03-25 | 基準電圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04295910A true JPH04295910A (ja) | 1992-10-20 |
| JP3136629B2 JP3136629B2 (ja) | 2001-02-19 |
Family
ID=13132646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03060110A Expired - Fee Related JP3136629B2 (ja) | 1991-03-25 | 1991-03-25 | 基準電圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3136629B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008159135A (ja) * | 2006-12-22 | 2008-07-10 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2015028817A (ja) * | 2014-11-11 | 2015-02-12 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102053944B1 (ko) | 2013-02-21 | 2019-12-11 | 삼성전자주식회사 | 불 휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 |
-
1991
- 1991-03-25 JP JP03060110A patent/JP3136629B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008159135A (ja) * | 2006-12-22 | 2008-07-10 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2015028817A (ja) * | 2014-11-11 | 2015-02-12 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3136629B2 (ja) | 2001-02-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071208 Year of fee payment: 7 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081208 Year of fee payment: 8 |
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| LAPS | Cancellation because of no payment of annual fees |