JPH04296899A - 音程制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明は音程制御装置に関し、特にオ―デ
ィオ信号の周波数を所望の周波数に変化させることによ
って原音と再生音との間の音程を制御する音程制御装置
に関する。

【０００２】

【背景技術】従来、音程制御装置としては、アナログ入
力信号をサンプリングして得られたデ−タをリングバッ
ファメモリに順次書き込み、その書き込み周期とは異な
る周期でデ−タを読み出して読み出したデ−タを順次復
調することにより、該信号の音程を変えるようにしたも
のがある。かかる装置においてはリングバッファメモリ
からのデ−タの読み取り周期が書き込み周期より長い場
合（すなわちピッチを下げる場合）には、バッファメモ
リに記憶されたデータの読み出しを所定間隔毎に前に読
み出したデ―タを一部重複して読み出したり、あるいは
デ−タの読み取り周期が書き込み周期より短い場合（す
なわちピッチを上げる場合）には、読み出すデ−タを一
部読み飛してその後のデ―タから読み出すなどして読み
出しデ−タ量を調整するようになされている。なお、読
み取り周期と書き込み周期とが共に変更可能であれば必
ずしも読み飛ばしや２度読みの必要はない。その読み飛
ばしや２度読みの際に、前後のデ−タ内容の相関性が少
ないと、再生される音に不連続点が生じる。これを軽減
するためにいわゆるクロスフェードという方法が用いら
れる。読み取り周期が書き込み周期より短いときについ
て説明すると、図６（ａ）　に示すように通常、リング
バッファメモリの書き込み点Ｗと読み出し点Ｒとの間の
差を示すｄＲ−Ｗ　は所定値ｄｔｈより大である。なお
、各点が時計回りに進むとする。ｄＲ−Ｗ　＜ｄｔｈと
なると、図６（ｂ）　に示すように読み出し点Ｒより時
計回り方向に所定値ｄｔｈだけの点Ｒ´からも読み出し
、読み出し点Ｒからのデ―タ値を直線的にフェ―ドアウ
ト処理し、読み出し点Ｒ´からのデ―タ値を直線的にフ
ェ―ドイン処理して各デ―タ値を加算することによりク
ロスフェードが可能である。

【０００３】クロスフェ―ドの期間では読み取り点の数
が１つから２つに変化するので、信号中の周波数成分に
よっては互いに逆相の関係になりその周波数成分が打ち
消されたり、互いに同相関係では周波数成分レベルが上
昇し、これにより時間による周波数特性の変化が図７の
如く大きくなりいわゆるトレモロ音が発生する。リング
バッファメモリのサイズすなわち容量が大きいほど所定
値ｄｔｈを大きくとることができるので、図７の特性に
おけるディップの数は増えるが、ディップ間の間隔は狭
くなり、またディップ自体の幅も狭くなる。よって、オ
―ディオ信号の周波数がこのディップの周波数と等しく
なる確率は低くなるので、トレモロ音が発生することは
少なくなると考えられる。

【０００４】ところが、複数の読み取り点を大きくとれ
ても各読み取りデ―タ間の時間的ずれが大きくなるので
、例えば、パ―カッション等の演奏音の場合、原音では
１度しか叩かない音が、音程制御後には２度以上叩いて
いるように聞こえる残響現象が生ずる。上記した従来の
音程制御装置においてはクロスフェード期間中だけこの
ような現象が起き得るが、リングバッファメモリにおけ
る複数の読み取り点を常時指定してデ―タを各々読み出
し、読み出したデ―タ値に係数を各々乗算して互いに加
算することにより出力デ―タを得る音程制御装置におい
ては、リングバッファメモリのサイズを大きくすると残
響現象が常時起き得ることとなる。

【０００５】

【発明の目的】そこで、本発明の目的は、トレモロ音の
発生及び残響現象を抑制することができる音程制御装置
を提供することである。

【０００６】

【発明の構成】本発明の音程制御装置は、入力オ―ディ
オ信号デ―タのサンプリング周期Ｔ０　毎にメモリの１
の書き込みアドレスを所定の順番で指定する書き込みア
ドレス指定手段と、サンプリング周期Ｔ０　毎にメモリ
における複数の読み取りアドレスを個別に所定の順番に
従って指定しサンプリング周期Ｔ０　の所定の倍数Ｊｎ
　（２以上の整数）の周期毎に音程の上昇時にはその複
数の読み取りアドレスを少なくとも１だけサンプリング
周期Ｔ０　後のアドレスとし音程の降下時には複数の読
み取りアドレスを少なくとも１だけサンプリング周期Ｔ
０　前のアドレスとする読み取りアドレス指定手段と、
入力オ―ディオ信号デ―タを前記メモリの指定された書
き込みアドレスの記憶位置に書き込む手段と、メモリの
指定された複数の読み取りアドレスの記憶位置からデ―
タを各々読み出す手段と、複数の読み取りアドレス毎に
書き込みアドレスとのアドレス間隔に応じて係数を設定
する手段と、複数の読み取りアドレス毎に読み出された
デ―タと対応する係数とを乗算しかつそれら乗算結果の
デ―タ値を互いに加算して出力デ―タとする演算手段と
を備えた音程制御装置であって、複数の読み取りアドレ
ス間のデ―タの時間的ずれの許容時間をＴｄｍａｘとす
ると、複数の読み取りアドレスのアドレス間隔の最大値
Ｄｍａｘ　を音程の上昇時には Ｄｍａｘ　＝Ｔｄｍａｘ／｛（１−１／Ｊｎ　）・Ｔ０
　｝とし、音程の降下時には Ｄｍａｘ　＝Ｔｄｍａｘ／｛（１＋１／Ｊｎ　）・Ｔ０
　｝とし、許容時間Ｔｄｍａｘを４５〜８０ｍｓｅｃに
設定することを特徴としている。

【０００７】

【実施例】以下、本発明の実施例を図面を参照しつつ詳
細に説明する。図１に示した本発明による音程制御装置
においては、チュ―ナ、テ―プデッキ及びマイクロホン
等のアナログオ―ディオ信号源１から出力されるオ―デ
ィオ信号はＡ／Ｄ変換器２に供給される。Ａ／Ｄ変換器
２の出力にはＤＳＰ（ディジタル信号プロセッサ）３が
接続されている。ＤＳＰ３は後述の如く構成され、マイ
クロコンピュ―タ４によって制御されるようになってい
る。ＤＳＰ３にはリングバッファメモリ９が接続されて
いる。リングバッファメモリ９は例えば、３０００アド
レス（ワ―ド）以上の記憶位置を有する。ＤＳＰ３の出
力にはＤ／Ａ変換器５が接続され、ＤＳＰ３から出力さ
れたディジタルオ―ディオ信号がアナログオ―ディオ信
号に変換される。Ｄ／Ａ変換器５の出力にはパワ―アン
プ６を介してスピ―カ７が接続される。なお、ＤＡＴ等
のディジタルオ―ディオ信号源の場合にはＡ／Ｄ変換器
２を介すことなくＤＳＰ３に接続可能である。

【０００８】ＤＳＰ３の構成を概略的に示すと図２の如
くである。すなわち、Ａ／Ｄ変換器２からのディジタル
信号はＤＳＰ３内の入力インタ―フェ―ス１３に供給さ
れる。入力インタ―フェ―ス１３にはデ―タバス１４が
接続されており、このデ―タバス１４はデータメモリ１
２、バッファメモリ１６，２８及び係数ＲＡＭ１７に接
続されている。バッファメモリ２８の出力には乗算器１
５の一方の入力が接続されている。乗算器１５の他方の
入力にはバッファメモリ１６の出力が接続されている。 バッファメモリ１６は係数ＲＡＭ１７にも接続され、Ｒ
ＡＭ１７には複数の係数デ―タが記憶される。後述のシ
―ケンスコントロ―ラ２０からのタイミング信号に応じ
てＲＡＭ１７に記憶された係数データ群のうちから１つ
の係数デ―タが読み出され、それがバッファメモリ１６
に供給されて保持される。バッファメモリ１６に保持さ
れた係数デ―タは乗算器１５に供給される。ＡＬＵ（Ａ
ｒｉｔｈｍｅｔｉｃ　Ｌｏｇｉｃ　Ｕｎｉｔ）１８の一
方の入力には乗算器１５の計算出力及びデ―タバス１４
が接続され、他方はデ―タバス１４に接続されている。 ＡＬＵ１８は双方の入力デ―タを加算或いは比較する。 ＡＬＵ１８の計算出力にはアキュムレ―タ１９が接続さ
れ、アキュムレ―タ１９の出力はデ―タバス１４に接続
されている。デ―タバス１４にはリングバッファメモリ
９のデ―タ書き込み及び読み出しを制御するメモリ制御
回路２２が接続されている。また、ＡＬＵ１８にはフラ
グレジスタ２５が接続されている。フラグレジスタ２５
はＡＬＵ１８の比較演算の際の結果を保持する。フラグ
レジスタ２５には判定回路２６が接続され、判定回路２
６はフラグレジスタ２５に保持されたフラグとシ―ケン
スコントロ―ラ２０から出力されるデ―タとを比較する
。判定回路２６の判定出力はメモリ制御回路２７に供給
される。メモリ制御回路２７はプログラムメモリ２４の
読み出しアドレスを指定するものであり、通常は所定の
順序に従った読み出しアドレス信号を発生するが、判定
回路２６の判定出力によってはシ―ケンスコントロ―ラ
２０から供給されるアドレス信号を読み出しアドレス信
号として出力する。

【０００９】デ―タバス１４には出力インタ―フェ―ス
２３が接続され、出力インタ―フェ―ス２３から出力さ
れるディジタルオ―ディオ信号がＤＳＰ３の出力信号と
してＤ／Ａ変換器５に供給される。インタ―フェ―ス１
３，２３、乗算器１５、係数ＲＡＭ１７、ＡＬＵ１８、
アキュムレ―タ１９及びメモリ制御回路２２，２７の動
作タイミングはシ―ケンスコントロ―ラ２０によって制
御される。シ―ケンスコントロ―ラ２０はプログラムメ
モリ２４に書き込まれた処理プログラムに従って動作す
ると共にマイクロコンピュ―タ４からの指令に応じて動
作する。また、マイクロコンピュ―タ４には操作により
各種指令を発生するためにキ―ボ―ド８が接続されてい
る。キ―ボ―ド８のキ―の操作に応じてマイクロコンピ
ュ―タ４はＲＡＭ１７の係数デ―タの書き込みを制御す
る。

【００１０】かかる構成において、Ａ／Ｄ変換器２に供
給されるアナログオ―ディオ信号は所定のサンプリング
周期Ｔ０　毎にディジタルオ―ディオ信号デ―タに変換
されてインタ―フェ―ス１３を介してデータメモリ１２
に供給されて記憶される。シ―ケンスコントロ―ラ２０
はインタ―フェ―ス１３からデ―タを読み込むタイミン
グ、データメモリ１２から乗算器１５へ選択的にデータ
を転送するタイミング、ＲＡＭ１７から各係数デ―タを
出力するタイミング、乗算器１５の乗算動作タイミング
、ＡＬＵ１８の加算動作タイミング、アキュムレ―タ１
９の出力タイミング及びインタ―フェ―ス２３から演算
結果のデ―タを出力するタイミング等のタイミングをと
る。これらのタイミングが適切にとられることにより、
所望の動作が行なわれる。例えば、入力されたオ―ディ
オ信号デ―タはデ―タバス１４を介してデ―タメモリ１
２に供給されて記憶される。デ―タメモリ１２に記憶さ
れた信号デ―タは順次読み出されてメモリ制御回路２２
に供給されて書き込みアドレスＷで指定されるリングバ
ッファメモリ９の記憶位置に書き込まれる。また、読み
取りアドレスＲＭｎで指定されるリングバッファメモリ
９の記憶位置からデ―タが読み出される。読み出された
デ―タはデ―タメモリ１２に供給されて記憶される。 係数はＲＡＭ１７に記憶され、読み出されてバッファメ
モリ１６に供給されて保持される。デ―タメモリ１２に
記憶されたデ―タは読み出されてバッファメモリ２８に
供給される。乗算器１５はバッファメモリ１６及び２８
に各々保持された係数及びデ―タ値を乗算して出力する
。また、デ―タメモリ１２に記憶されたデ―タ、変数及
び乗算器１５の乗算結果のデ―タ値はＡＬＵ１８に供給
され、ＡＬＵ１８において加算演算や比較演算がなされ
、加算結果はアキュムレ―タ１９に保持され、比較結果
はフラグレジスタ２５に保持される。フラグレジスタ２
５に保持されたフラグに応じてプログラムメモリ２４の
読み出しアドレスがジャンプされ、シ―ケンスコントロ
―ラ２０の処理プログラムのステップが変化する。

【００１１】ＤＳＰ３の具体的動作を示すと図３に示す
ル―チンとなる。すなわち、先ず、連続するサンプリン
グデ―タを読み飛ばし又は２度読みする周期がサンプリ
ング周期Ｔ０　の何倍であるかを示す値Ｊｎ　及びピッ
チの上げ下げに応じて値ＵＤを初期設定する（ステップ
Ｓ１）。これはキ―ボ―ド８からの入力に応じて設定さ
れる。例えば、ピッチを上げる場合にはＵＤ＝１、ピッ
チを下げる場合にはＵＤ＝−１と設定される。ステップ
Ｓ１の実行後、入力デ―タを書き込みアドレスＷで指定
されるリングバッファメモリ９の記憶位置に書き込み（
ステップＳ２）、出力デ―タＤｏ　を０に等しくさせる
と共に変数Ｍを０に等しくさせる（ステップＳ３）。書
き込みアドレスＷは変数ｎが後述のステップＳ１７で加
算される毎（１サンプル毎）に＋１番地だけ変化する。 変数Ｍは読み取りアドレスＲＭｎの設定用変数である。 ステップＳ３の実行後、変数Ｍが読み取り点数Ｎより小
であるか否かを判別する（ステップＳ４）。読み取り点
数Ｎはサンプリング周期Ｔ０　内にリングバッファメモ
リ９から読み出す回数を示す。Ｍ＜Ｎならば、変数Ｍに
１を加算し（ステップＳ５）、変数ｎから倍数Ｊｎ　を
割った値の余りが０であるか否かを判別する（ステップ
Ｓ６）。ｎ／Ｊｎ　の余りが０でないならば、変数ｎが
０に等しいか否かを判別する（ステップＳ７）。

【００１２】ｎ／Ｊｎ　の余りが０ならば、前回の読み
取りアドレスＲＭｎ−１に値ＵＤを加算して今回の読み
取りアドレスＲＭｎとし、また書き込みアドレスＷと読
み取りアドレスＲＭｎとのアドレス間隔値の前回値であ
るｄＲＭｎ−１に値ＵＤを加算して今回のアドレス間隔
値ｄＲＭｎとする（ステップＳ８）。ここで、図４にリ
ングバッファメモリ９における書き込みアドレスＷ、読
み取りアドレスＲＭｎ及びアドレス間隔値ｄＲＭｎの関
係を示す。今回のアドレス間隔値ｄＲＭｎが０より大で
あるか否かを判別する（ステップＳ９）。ｄＲＭｎ＞０
ならば、今回のアドレス間隔値ｄＲＭｎがリングバッフ
ァメモリ９のサイズに相当する総アドレス数Ｂｓ　より
小であるか否かを判別する（ステップＳ１０）。ｄＲＭ
ｎ＜Ｂｓ　ならば、ｄＲＭｎで定まるフェ―ド関数ｆ（
ｄＲＭｎ）を算出しその算出値を読み取りデ―タに係わ
る係数ａＭ　とし（ステップＳ１１）、読み取りアドレ
スＲＭｎで指定される記憶位置からデ―タ（＊ＲＭｎ）
を読み出し、そのデ―タ（＊ＲＭｎ）に係数ａＭ　を乗
算しかつ出力デ―タＤｏ　を加算して新たな出力デ―タ
Ｄｏ　を得る（ステップＳ１２）。フェ―ド関数として
はｆ（０）＝０、ｆ（Ｂｓ）＝０を満足するものであれ
ば任意の関数を適用することができる。例えば、ｆ（ｄ
ＲＭｎ）は直線関数、或いはｆ（Ｂｓ　／２）＝１、ｆ
（Ｂｓ　／４）＝（１／２）２を満足する関数である。 なお、ステップＳ８においてリングバッファメモリ９の
アドレスが１番地からＢｓ　番地までのアドレスをとる
場合には前回の読み取りアドレスＲＭｎ−１がＢｓ　番
地ならば、今回の読み取りアドレスＲＭｎは１番地とな
る。また、読み取りアドレスＲＭｎで指定される記憶位
置に記憶されたデ―タを（＊ＲＭｎ）で示した。

【００１３】ステップＳ９においてｄＲＭｎ≦０と判別
されたならば、ピッチを下げたことにより読み取りアド
レスＲＭｎが書き込みアドレスＷ又はそれより前のアド
レスになったので、書き込みアドレスＷに総アドレス数
Ｂｓ　を加算しその加算結果のアドレスを読み取りアド
レスＲＭｎとして設定し、また総アドレス数Ｂｓ　をア
ドレス間隔値ｄＲＭｎとして設定する（ステップＳ１３
）。ステップＳ１３の実行後、ステップＳ１１に移行す
る。なお、ＵＤ＝−１ならば実際にはｄＲＭｎ＜０とは
ならならず、ｄＲＭｎ＝０となる。

【００１４】ステップＳ１０においてｄＲＭｎ≧Ｂｓ　
と判別されたならば、ピッチを上げたことにより読み取
りアドレスＲＭｎが書き込みアドレスＷ又はそれより後
のアドレスになったので、書き込みアドレスＷと等しい
アドレスを読み取りアドレスＲＭｎとして設定し、また
０をアドレス間隔値ｄＲＭｎとして設定する（ステップ
Ｓ１４）。 ステップＳ１４の実行後、ステップＳ１１に移行する。 なお、ＵＤ＝１ならば実際にはｄＲＭｎ＞Ｂｓ　とはな
らず、ｄＲＭｎ＝Ｂｓ　となる。

【００１５】ステップＳ７においてｎ＝０と判別したな
らば、最初のサンプリング入力デ―タであるので、ステ
ップＳ１１に進み、ｎ≠０と判別したならば、最初のサ
ンプリング入力デ―タ以外であるので、ステップＳ１２
に進む。ステップＳ４においてＭ≧Ｎならば、読み取り
点数Ｎだけ読み取りアドレスで指定される記憶位置から
デ―タを読み出して出力デ―タＤｏ　を得たので、その
出力デ―タＤｏ　を実際に出力する（ステップＳ１５）
。そして、音程制御処理の終了であるか否かを判別し（
ステップＳ１６）、終了でないならば、変数ｎに１を加
算し（ステップＳ１７）、ステップＳ２に進む。音程制
御処理の終了ならば、本ル―チンを終了する。

【００１６】従って、読み飛ばし又は２度読みのための
倍数Ｊｎ　が３であり、読み取り点数Ｎが２であれば、
入力デ―タが３サンプリングされる毎に読み取りアドレ
スＲ１ｎ，Ｒ２ｎが変化される。すなわち、ピッチを上
げる場合には読み取りアドレスＲ１ｎ，Ｒ２ｎは前回値
Ｒ１ｎ−１，Ｒ２ｎ−１よりＵＤだけ各々進められ、ピ
ッチを下げる場合には読み取りアドレスＲ１ｎ，Ｒ２ｎ
は前回値Ｒ１ｎ−１，Ｒ２ｎ−１よりＵＤだけ各々遅ら
される。この読み取りアドレスＲ１ｎと書き込みアドレ
スＷとのアドレス間隔値ｄＲ１ｎで定まるフェ―ド関数
ｆ（ｄＲ１ｎ）が係数ａ１　とされ、読み取りアドレス
Ｒ１ｎで指定される記憶位置から読み出されたデ―タ（
＊Ｒ１ｎ）に係数ａ１　を乗算しかつ出力デ―タＤｏ　
（＝０）を加算することにより出力デ―タＤｏ　（＝ａ
１　（＊Ｒ１ｎ））が算出される。また読み取りアドレ
スＲ２ｎと書き込みアドレスＷとのアドレス間隔値ｄＲ
２ｎで定まるフェ―ド関数ｆ（ｄＲ２ｎ）が係数ａ２　
とされ、読み取りアドレスＲ２ｎで指定される記憶位置
から読み出されたデ―タ（＊Ｒ２ｎ）に係数ａ２　を乗
算しかつ出力デ―タＤｏ　（＝ａ１　（＊Ｒ１ｎ））を
加算することにより出力デ―タＤｏ　（＝ａ１　（＊Ｒ
１ｎ）＋ａ２　（＊Ｒ２ｎ））が算出される。この算出
された出力デ―タＤｏ　がインタ―フェ―ス２３を介し
てＤ／Ａ変換器５に供給される。

【００１７】そのピッチを上げる際に読み取りアドレス
Ｒ１ｎ，Ｒ２ｎを進めたために読み取りアドレスＲ１ｎ
，Ｒ２ｎが書き込みアドレスＷを追い越してしまいアド
レス間隔値ｄＲ１ｎ，ｄＲ２ｎが総アドレス数Ｂｓ　以
上となった場合には、読み取りアドレスＲ１ｎ，Ｒ２ｎ
が書き込みアドレスＷに等しくされる。また、ピッチを
下げる際に読み取りアドレスＲ１ｎ，Ｒ２ｎを遅らせた
ために読み取りアドレスＲ１ｎ，Ｒ２ｎが書き込みアド
レスＷ以下に下がってしまいアドレス間隔値ｄＲ１ｎ，
ｄＲ２ｎが０以下となった場合には、読み取りアドレス
Ｒ１ｎ，Ｒ２ｎが書き込みアドレスＷ＋総アドレス数Ｂ
ｓ　に等しくされる。

【００１８】上記の動作を行なうサンプリング間の連続
する２つのサンプリング時の入力デ―タに対しては、ア
ドレス間隔値ｄＲ１ｎ，ｄＲ２ｎの変化はないので、係
数ａ１　，ａ２　は維持され、読み取りアドレスＲ１ｎ
，Ｒ２ｎで指定される記憶位置から読み出されたデ―タ
（＊Ｒ１ｎ），（＊Ｒ２ｎ）に応じて上記の如く出力デ
―タＤｏ　が算出される。

【００１９】複数の読み取りアドレス（例えば、Ｒ１ｎ
，Ｒ２ｎ）間のデ―タの時間的ずれＴｄは、複数の読み
取りアドレス間のアドレス間隔値Ｄとすると、ピッチを
上げるときには Ｔｄ　＝Ｄ・（１−１／Ｊｎ　）・Ｔ０　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　…（１）　ピッチを下げるときには Ｔｄ　＝Ｄ・（１＋１／Ｊｎ　）・Ｔ０　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　…（２）　の如く表わすことができる。この式（１）
　及び（２）　から、Ｄ及びＪｎ　が一定にならば、ピ
ッチを上げるときの方が下げるときよりも時間Ｔｄ　が
小さくなるので、ピッチを上げるときの方が下げるとき
よりも上記の残響現象が生じづらいことが分かる。複数
の読み取りアドレス間のアドレス間隔値Ｄの最大値Ｄｍ
ａｘ　は、デ―タの時間的ずれＴｄ　の許容時間をＴｄ
ｍａｘとすると、ピッチを上げるときには式（１）から Ｄｍａｘ　＝Ｔｄｍａｘ／｛（１−１／Ｊｎ　）・Ｔ０
　｝　　　　　　　　　　　　　　　　　　　　　　　
　…（３）　とし、ピッチを下げるときには式（２）　
からＤｍａｘ　＝Ｔｄｍａｘ／｛（１＋１／Ｊｎ　）・
Ｔ０　｝　　　　　　　　　　　　　　　　　　　　　
　　　…（４）　とすることができる。許容時間Ｔｄｍ
ａｘは、残響現象が顕著とならないように４５〜８０ｍ
ｓｅｃに設定される。

【００２０】例えば、複数の読み取りアドレス間が等間
隔とすると、リングバッファメモリ９の総アドレス数Ｂ
ｓ　はＮ・Ｄｍａｘ　であるので、ピッチを上げるとき
にはＢｓ　＝Ｎ・Ｔｄｍａｘ／｛（１−１／Ｊｎ　）・
Ｔ０　｝　　　　　　　　　　　　　　　　　　　　　
　…（５）　となり、ピッチを下げるときには Ｂｓ　＝Ｎ・Ｔｄｍａｘ／｛（１＋１／Ｊｎ　）・Ｔ０
　｝　　　　　　　　　　　　　　　　　　　　　　…
（６）　となる。よって、残響現象を抑制しかつトレモ
ロ音を抑制するためにはリングバッファメモリ９の総ア
ドレス数Ｂｓ　をピッチの上げ下げに応じて変化させる
必要がある。リングバッファメモリ９の総アドレス数Ｂ
ｓ　を固定とする場合には、最も残響現象を生じ易い音
に合せて総アドレス数Ｂｓ　を設定する必要がある。例
えば、ピッチシフトを半音単位で２音半まで（上下５段
階ずつ）行なうとすると、リングバッファメモリ９の総
アドレス数Ｂｓ　を固定した場合、ピッチを上げるとき
にはピッチシフト量が小さいほど、ピッチを下げるとき
にはピッチシフト量が大きいほど読み取りアドレス間の
デ―タの時間的ずれＴｄ　が長くなり、また、ピッチを
下げるときにはピッチを上げるときよりもその時間的ず
れＴｄ　が長くなる。よって、ピッチを２音半下げたと
きに残響現象が気にならない程度にリングバッファメモ
リ９の総アドレス数Ｂｓ　を固定すれば良い。総アドレ
ス数Ｂｓ　をピッチの上げ下げに応じて変化させるなら
ば、ピッチを上げるときは半音上げるときに残響現象が
気にならない程度に設定し、ピッチを下げるときは２音
半下げるときに残響現象が気にならない程度に設定すれ
ば良い。

【００２１】なお、上記した実施例においては、ＤＳＰ
を用いて音程制御を可能にしているが、これに限らない
。例えば、リングバッファメモリから読み出したデ―タ
を保持する複数のラッチ回路と、複数の読み取りアドレ
ス毎に書き込みアドレスとのアドレス間隔に応じて係数
を設定する演算回路と、設定された係数をラッチ回路の
出力デ―タに乗算する複数の乗算器と、複数の乗算器の
出力デ―タ値を加算する加算器とを備えて音程制御する
こともできる。

【００２２】

【発明の効果】以上の如く、本発明によれば、複数の読
み取りアドレス間のデ―タの時間的ずれの許容時間をＴ
ｄｍａｘとすると、複数の読み取りアドレスのアドレス
間隔の最大値Ｄｍａｘ　を音程の上昇時にはＤｍａｘ　
＝Ｔｄｍａｘ／｛（１−１／Ｊｎ　）・Ｔ０　｝とし、
音程の降下時には Ｄｍａｘ　＝Ｔｄｍａｘ／｛（１＋１／Ｊｎ　）・Ｔ０
　｝とし、許容時間Ｔｄｍａｘを残響現象が顕著となら
ない４５〜８０ｍｓｅｃに設定するので、リングバッフ
ァメモリのサイズを大きくとってトレモロ音の発生を抑
制しつつ残響現象をも抑制することができる。

【図面の簡単な説明】

【図１】本発明の実施例を示すブロック図である。

【図２】図１の装置中のＤＳＰの概略的構成を示すブロ
ック図である。

【図３】ＤＳＰの動作を示すフロ―図である。

【図４】リングバッファメモリの書き込みアドレスと各
読み取りアドレスとの位置対応を示す図である。

【図５】本発明による音程制御装置の時間による周波数
特性の変化を示す図である。

【図６】従来の音程制御装置におけるリングバッファメ
モリの書き込みアドレスと各読み取りアドレスとの位置
対応を示す図である。

【図７】従来の音程制御装置のクロスフェ―ド期間の時
間による周波数特性の変化を示す図である。

【主要部分の符号の説明】

２　　Ａ／Ｄ変換器 ３　　ＤＳＰ ４　　マイクロコンピュ―タ ５　　Ｄ／Ａ変換器 ９　　リングバッファメモリ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　入力オ―ディオ信号デ―タのサンプリ
   ング周期Ｔ０　毎にメモリの１の書き込みアドレスを所
   定の順番で指定する書き込みアドレス指定手段と、前記
   サンプリング周期Ｔ０　毎にメモリにおける複数の読み
   取りアドレスを個別に前記所定の順番に従って指定し前
   記サンプリング周期Ｔ０　の所定の倍数Ｊｎ　（２以上
   の整数）の周期毎に音程の上昇時にはその複数の読み取
   りアドレスを少なくとも１だけ前記サンプリング周期Ｔ
   ０後のアドレスとし音程の降下時には前記複数の読み取
   りアドレスを少なくとも１だけ前記サンプリング周期Ｔ
   ０　前のアドレスとする読み取りアドレス指定手段と、
   前記入力オ―ディオ信号デ―タを前記メモリの指定され
   た前記書き込みアドレスの記憶位置に書き込む手段と、
   前記メモリの指定された前記複数の読み取りアドレスの
   記憶位置からデ―タを各々読み取る手段と、前記複数の
   読み取りアドレス毎に前記書き込みアドレスとのアドレ
   ス間隔に応じて係数を設定する手段と、前記複数の読み
   取りアドレス毎に読み取ったデ―タと対応する係数とを
   乗算しかつそれら乗算結果のデ―タ値を互いに加算して
   出力デ―タとする演算手段とを備えた音程制御装置であ
   って、前記複数の読み取りアドレス間のデ―タの時間的
   ずれの許容時間をＴｄｍａｘとすると、前記複数の読み
   取りアドレスのアドレス間隔の最大値Ｄｍａｘ　を音程
   の上昇時にはＤｍａｘ　＝Ｔｄｍａｘ／｛（１−１／Ｊ
   ｎ　）・Ｔ０　｝とし、音程の降下時には Ｄｍａｘ　＝Ｔｄｍａｘ／｛（１＋１／Ｊｎ　）・Ｔ０
   　｝とし、前記許容時間Ｔｄｍａｘを４５〜８０ｍｓｅ
   ｃに設定することを特徴とする音程制御装置。
2. 【請求項２】　　前記メモリはリングバッファメモリか
   らなり、前記書き込みアドレス及び前記読み取りアドレ
   スが最終アドレスの次に一番のアドレスに戻って指定さ
   れることを特徴とする請求項１記載の音程制御装置。