JPH04297166A - シリアルデータ受信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、微弱電波を用いたワイヤレスデータ通信のよ
うに非常にＳ／Ｎの悪いシリアルデータを受信するに好
適なシリアルデータ受信装置に関する。

従来の技術 従来のこの種のシリアルデータ受信装置としては、たと
えば調歩同期方式による受信装置が有名であり、第６図
に示すようにビット周期確立点Ａから所定の遅延時間を
経た当該ビットの中央付近（Ｃ１、Ｃ２、Ｃ３……）で
サンプリング入力する構成である。

発明が解決しようとする課題 しかし、このような従来のシリアルデータ受信装置の構
成では、サンプリング入力点にたまたまノイズが乗った
場合には誤ったデータを入力してしまうことになる。

とりわけ、最近商品化応用が活発となってきている微弱
電波規制を満足する微弱レベルの電波を用いたシリアル
データ通信等においては、非常にノイズが乗りやすいた
めこのような従来の方法は実用的でない。

又、このような課題を解消するため、従来ノイズフィル
タがよく用いられるが、そもそもフィルタは信号を周波
数的に分離する機能を果すものであるので、ノイズをフ
ィルタによって抑えるためにはデータの伝送速度すなわ
ちボーレートをノイズ周波数と離すために遅くしなけれ
ばならないという課題がある。

本発明はかかる従来の課題を解消するもので、多少ノイ
ズの混ったシリアルデータであっても、正しい受信がで
きる実用的なシリアルデータ受信装置を提供することを
目的とする。

課題を解決するための手段 上記課題を解決するために本発明のシリアルデータ受信
装置は、直列伝送されてきたバイフェーズ符号で構成さ
れたシリアルデータの各ビットの前半部と後半部の各々
の区間内を多点サンプリング入力するための多点サンプ
リング入力手段と、該多点サンプリング入力手段によっ
てサンプリング入力された多点データの論理１又は論理
０の数を算出するためのデータ変換手段と、該データ変
換手段によって算出された当該入力ビットの前半部およ
び後半部における論理１又は論理０の数より、当該入力
ビットの論理判定を行う構成の入力ビット論理判定手段
を備えたものである。

又、前記入力ビット論理判定手段は、前記バイフェーズ
符号入力ビットの前半部又は後半部のうち、論理１と論
理０の数の差がより明確な方の区間の論理を当該入力ビ
ットの論理として採用する構成を備えたものである。

又、他の前記入力ビット論理判定手段は、前記バイフェ
ーズ符号入力ビットの前半部の論理１又は論理０の数と
、後半部の論理０又は論理１の数の合計により当該入力
ビットの論理判定を行う構成を備えたものである。

作用 本発明は上記した構成により、シリアルデータ送信装置
から直列伝送されてきたバイフェーズ符号で構成された
シリアルデータは多点サンプリング入力手段によりバイ
フェーズ符号１ビットの前半部と後半部のそれぞれの区
間において、多点サンプリング入力が行われる。

次にデータ変換手段によって、前記サンプリング入力さ
れた多点データの中に含まれる論理１の数（又は論理０
の数）が算出される。

入力ビット論理判定手段では上記のように求めたバイフ
ェーズ符号入力ビットの前半部および後半部の論理１（
又は論理０）の数より、当該入力ビットの論理判定を行
うものである。

入力ビット論理判定は、前記バイフェーズ符号の前半部
又は後半部のうち、論理１と論理０の数の差がより明確
な方の区間の論理を当該入力ビットの論理として採用す
る構成や、前半部の論理と、後半部の論理を反転したも
のを加算し、その合計値より当該入力ビットの論理を求
める構成による。

実施例 以下、本発明の実施例を添付図面にもとづいて説明する
。第１図は本発明の一実施例のシリアルデータ受信装置
のブロック構成図である。

１はＦＭ受信機であって、別に設けられたシリアルデー
タ送信装置から伝送されてきたＦＭ変調されたバイフェ
ーズ符号のシリアルデータをアンテナ１ａで捕え、元の
ベースバンド信号に復調する。

第２図（ａ）はバイフェーズ符号の論理１符号を、同図
（ｂ）は同じく論理０符号を示す。たとえば送信側で第
３図に示すように論理１の時の周波数をｆ１，論理０の
時の周波数をｆ０となるようにＦＭ変調すると、第２図
（ａ）の論理１符号では前半部が周波数ｆ１，後半部が
周波数ｆ０で伝送され、同図（ｂ）の論理０符号の場合
はこれと逆の関係の周波数で伝送される。

従って、第３図のＮで示すようなノイズが存在する場合
、論理１側は影響を受けるが、論理０側は受けない構成
となっている。

２は多点サンプリング入力手段であって、シフトレジス
タ３、シフトクロック発生回路４等で構成される。５は
水晶等の基準クロック発振器である。

次に第４図を用いて、その動作を説明する。第４図（ａ
）は、前記ＦＭ受信機１より出力され、シフトレジスタ
３に入力されるベースバンド形式のシリアルデータの１
ビット分を示したものである。

同図（ｃ）はシフトクロック発生回路４から出力される
シフトクロック信号であって、シフトレジスタ３に与え
ることによって、同図（ａ）のシリアルデータ６を多点
サンプリング入力するためのタイミングが決定される。

サンプリング数はシフトレジスタ３の段数で決まり、実
施例では８としている。図のようなタイミングでバイフ
ェーズ符号の前半部と後半部それぞれ８サンプルの入力
データを得ることができる。

尚、図中Ａ１点はビット同期処理によって求められた基
準点から決定されるビット前半部のサンプリング開始点
、Ａ２は後半部のサンプリング開始点である。Ａ１から
Ａ２までの時間および、Ａ２から次のビットの前半部の
サンプリング開始点Ｂ１までの時間Ｔａはデータ伝送速
度によって決定される。

又、同図（ｃ）のシフトクロック信号７の制御はｃｐｕ
１１からのシフトクロック制御信号８で行い、シフトク
ロック信号７がシフトレジスタ３の段数（実施例では８
）の数だけ出力されるとシフト入力完了信号９がｃｐｕ
１１に対して与えられる構成としている。

ｃｐｕ１１はシフト入力完了信号９が入力されると多点
サンプリング入力が終了したと判断してデータバス１０
を介して、シフトレジスタ３に入力保持されているサン
プリング入力データを取り込み、そのデータをもとに当
該入力ビットの論理判定を行うものである。

たとえば、第４図（ａ）のように理想的な入力データの
場合のサンプリング入力データは、前半部がＢ’１１１
１１１１１’であり、後半部はＢ’００００００００’
である。又同図（ｂ）のようにノイズが乗った入力デー
タの場合には、前半部がＢ’１０１０１００１’であり
、後半部はＢ’００００１０００’といった具合いであ
る。

１２はデータ変換手段であって、前記シフトレジスタ３
から読み込んだサンプリング入力データが含んでいる論
理１又は論理０の数を求めるものである。たとえば、第
４図（ａ）のような入力データの場合、前半部における
論理１の数は８、論理０の数は０であり、後半部は論理
１の数が０で、論理０の数は８となる。又、同図（ｂ）
の場合には前半部の論理１の数は４、論理０の数も４、
後半部の論理１の数が１で論理０の数は７と求めること
ができる。

第５図（ａ）、（ｂ）、（ｃ）は前記ｃｐｕ１１の処理
を示すフローチャートである。

先ず、１３はビット同期処理であって、多点サンプリン
グ入力手段によるサンプリング開始点を決めるための基
準点を確立する。１４ではシフトクロック発生回路４を
起動して、前半部および後半部での多点サンプリング入
力処理を行う。

１５ではサンプリング入力データをシフトレジスタ３か
ら読み込んで、そのデータに含まれる論理１又は論理０
の数を、データ変換手段１２を用いて算出する。

１６ではデータ変換手段１２で求めた論理１又は論理０
の数から当該入力ビットの論理判定を行うものである。

次に第５図（ｂ）と（ｃ）を用いて前記入力ビット判定
の第１および第２のアルゴリズムを説明する。

第５図（ｂ）に示す第１のアルゴリズムはバイフェーズ
符号の前半部と後半部のうち一方の区間に多少ノイズが
乗っても、もう片方の区間のデータがしっかりしておれ
ば、当該入力ビットの論理を確定するという考え方にも
とづくものである。

又、第５図（ｃ）に示す第２のアルゴリズムは前半部、
後半部ともに多少ノイズが乗っている場合、前半部のデ
ータと後半部のデータの反転したものを合算した値によ
って当該入力ビットの論理を判定しようという考え方に
よるものである。

いずれにしても、両方のアルゴリズムともバイフェーズ
符号の反転対称性を利用して、前半部と後半部のサンプ
リング入力データ両方を使って、当該入力ビットの論理
判定を行うものである。

たとえば第５図（ｂ）の処理において、１７ではサンプ
リング入力データの前半部の論理１の数が７ケ以上か否
か判定し、ＹＥＳであれば、１８において後半部の論理
１の数が４ケ以下か否かを判定する。

但し、実施例のサンプリング数は８ケとしている。

その結果、後半部の論理１の数が４ケ以下であれば、当
該入力ビットの論理を“１”と判定し、５ケ以上の時に
は“不定”と判定するものである。

この不定の判定は、後半部のデータが前半部のデータと
それほど差が無くなった場合、誤判定の畏れがあるため
に設けたものである。以降１９〜２４におけるビット論
理判定も全く同様の処理となる。

第１表は、このような第１のアルゴリズムによるビット
論理判定仕様である。

次に第５図（ｃ）の処理において、２５で前半部の論理
１の数と後半部の論理１の反転すなわち論理０の数の合
計値をΣとして求め、２６、２７においてΣの値が１１
以上か５以下かを判定する。その結果、１１以上であれ
ば当該入力ビットの論理を“１”と判定し、５以下であ
れば“０”と判定する。又、それ以外の時には不定と判
定するものである。

第２表はこのような第２のアルゴリズムによるビット論
理判定仕様である。

以上の説明において、実施例としてサンプリング数を８
としたが本発明はこれに限定するものでないことは言う
までもない。又、論理判定基準の数値も実施例の値に限
定されるものでない。

又、実施例では多点サンプリング手段として、シフトレ
ジスタ３やシフトクロック発生手段４等を用いて構成し
たもので説明したが、本発明はこれに限定するものでな
く、たとえば、マイクロコンピュータの入力命令によっ
てポートから一定間隔でサンプリング入力する手段も可
能である。

発明の効果 以上のように本発明のシリアルデータ受信装置によれば
、次の効果が得られる。

（１）バイフェーズ符号データをＦＭ変調すると、バイ
フェーズ符号の前半部と後半部を異った周波数で伝送す
る構成となるが、このような構成によって、たとえば前
半部の周波数領域のＳ／Ｎが劣化しても、後半部の周波
数領域が良ければ、後半部でのサンプリング入力データ
をもとに論理判定をすればよいので、正確な受信が可能
である。

（２）同様に、前半部と後半部の周波数領域のＳ／Ｎが
全くダメではないが、それほど良い状態ではない場合に
は、前半部のサンプリングデータと後半部のサンプリン
グデータの反転したものを加算した合計値によって論理
判定することによって、より正確な論理判定が可能とな
る。

【図面の簡単な説明】

第１図は本発明の一実施例のシリアルデータ受信装置の
ブロック構成図、第２図（ａ）、（ｂ）は同装置の一部
信号波形図、第３図は同装置の一部信号スペクトル図、
第４図（ａ），（ｂ），（ｃ）は同装置の一部動作タイ
ミン グ図、第５図（ａ），（ｂ），（ｃ）は同装置の一部動
作フローチャート、第６図は従来例の一部動作タイミン
グ図である。 １……ＦＭ受信機、２……多点サンプリング入力手段、
１１……ｃｐｕ（入力ビット論理判定手段）、１２……
データ変換手段。

Claims (3)

【特許請求の範囲】
1. 【請求項１】直列伝送されてきたバイフェーズ符号構成
   の シリアルデータの各ビットにおける前半部と後半部の各
   々の区間内を多点サンプリング入力するための多点サン
   プリング入力手段と、この多点サンプリング入力手段に
   よってサンプリング入力された多点データの論理１又は
   論理０の数を算出するためのデータ変換手段と、このデ
   ータ変換手段によって算出された当該入力ビットの前半
   部および後半部における論理１又は論理０の数より、当
   該入力ビットの論理判定を行うための入力ビット論理判
   定手段を備えたシリアルデータ受信装置。
2. 【請求項２】入力ビット論理判定手段は、前記バイフェ
   ー ズ符号入力ビットの前半部又は後半部のうち、論理１と
   論理０の数の差がより明確な方の区間の論理を当該入力
   ビットの論理として採用する構成とした特許請求の範囲
   第１項に記載のシリアルデータ受信装置。
3. 【請求項３】入力ビット論理判定手段は、前記バイフェ
   ー ズ符号入力ビットの前半部の論理１又は論理０の数と、
   後半部の論理０又は論理１の数の合計により当該入力ビ
   ットの論理判定を行う構成とした特許請求の範囲第１項
   に記載のシリアルデータ受信装置。