JPH04299567A - セットアップ時間の短い低電力ｃｍｏｓバスレシーバ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、わずかなセットアップ
時間の低電力ＣＭＯＳバス受信機に関しており、さらに
子細には、ＣＭＯＳインバータの相補ＰＦＥＴを、高速
立上り時間を有するＮＦＥＴおよびさらに小さなＣＭＯ
Ｓインバータと置き換えることにより、低電力および少
ないチップ面積の高速ラッチングを可能とするＣＭＯＳ
インバータから成るラッチングＣＭＯＳバス受信機に関
している。

【０００２】

【従来の技術及びその課題】金属酸化膜半導体（ＭＯＳ
）回路は、様々なアプリケーションで使用されている。 ある単純アプリケーションでは、インバータ回路におけ
るＭＯＳトランジスタの使用がある。代表的なＭＯＳイ
ンバータ回路には、電源装置の両端で１つのＦＥＴのあ
るゲートにおける入力と接続された、１つ以上のＦＥＴ
を含む。このインバータ回路には、一般に、ハイ状態出
力（Ｈｉｇｈ　ｏｕｔｐｕｔ）に「プルアップ」機能を
もたらすための１つの抵抗器または幾らかの他の受動素
子がある。しかし、「プルアップ」抵抗は、出力の論理
状態とは無関係に、常に電源から電力を取り出すので、
該回路は低電力アプリケーションには適していない。し
たがって、低電力アプリケーション用として、相補金属
酸化膜半導体（ＣＭＯＳ）回路が開発された。

【０００３】ＣＭＯＳインバータは、一般に、Ｐ−チャ
ンネルおよびＮ−チャンネルＦＥＴ（ＰＦＥＴおよびＮ
ＦＥＴ）を電源と直列にし、共用ゲート入力を有して、
エンハンスメントモードで絶縁ゲートＦＥＴを用いる。 ＮＦＥＴでは、しきい値よりも大きな正のゲート／ソー
ス電圧がチャンネル電流を増加させる。ゲートをソース
電位にすると、チャンネルは遮断される。他方、ＰＦＥ
Ｔでは、ソースに対して負のゲートがチャンネル電流を
増加させ、ソース電位のゲートがチャンネルを遮断する
。したがって、ＣＭＯＳインバータへの入力に論理０信
号が与えられると、接地点で、ＮＦＥＴが遮断され、Ｐ
ＦＥＴは、電源電圧においてそのゲートをそのソースに
対して負にして、オンにされる。したがって、ＰＦＥＴ
と、ＮＦＥＴにおける開回路との間に、低抵抗経路があ
る。したがって、出力電圧は、論理１であり、一般に電
源電圧と等しい。しかし、入力電圧が論理１であるか電
源電圧と等しいときには、ＮＦＥＴは導通して低抵抗に
なり、ＰＦＥＴは遮断される。出力電圧は実質的に０ま
たは論理０である。したがって、結果的に回路はインバ
ータとして動作する。

【０００４】該インバータのＰＦＥＴおよびＮＦＥＴは
、０から１論理値への遷移時間が、１から０論理値への
遷移時間とほぼ等しいという点で、相補的である。この
回路は、切換時間間隔中を除いて回路に電力を印加する
必要がないので、様々なアプリケーション、特に低電力
アプリケーションにおいて使用される。これは、切換を
しないときに「プルアップ」ＰＦＥＴをオフにすること
ができ、それにより電力消費を制限することができるか
らである。該ＣＭＯＳインバータは、データバス受信機
での利用が知られている。

【０００５】図１に、集積回路チップの入力ＩＮからＴ
ＴＬレベルの信号を受信したり、入力クロックＣＫを除
去することにより該信号をラッチしたり、クロックＣＫ
をアサートしながら、集積回路の内部経路にアクセスす
るために、ラッチした信号をバスに駆動したりするため
の、ＣＭＯＳインバータ回路から成る先行技術のＣＭＯ
Ｓデータバスを示す。図１に示すように、該バス受信機
は、ＮＦＥＴ１０２から受信する差動クロック信号ＣＫ
およびＮＣＫに応答する相補ＮＦＥＴ１０４およびＰＦ
ＥＴ１０６と、ＰＦＥＴ１０８およびインバータ１１０
の組合せとから成る。技術熟練者によく知られているよ
うに、約２．０Ｖよりも大きな電圧を有するＴＴＬレベ
ルの信号は「ハイ」状態または「１」論理レベルとして
定義され、約０．８Ｖよりも小さな電圧を有するＴＴＬ
レベル信号は「ロー」または「０」論理レベルとして定
義される。一般に、この「ロー」レベルは、ＮＦＥＴ１
０２および１０４のターンオン電圧よりも上にあり、同
様に、「ハイ」レベルはＰＦＥＴ１０６および１０８を
オンにするのに充分な大きさである。したがって、図１
の回路では、代表的な最悪の場合の入力電圧条件下にお
いて、ＦＥＴ１０２−１０８から成る入力段で電力が消
費される。相補ＮＦＥＴ１０４およびＰＦＥＴ１０６に
より形成されるＣＭＯＳインバータの出力は、インバー
タ１１２および１１４から成るフィードバックラッチン
グ回路を用いてラッチされ、次に、ラッチされた出力が
、ＣＭＯＳ受信機によりバスアクセスの衝突を解決する
バス制御信号ＤＲＶＣＫにしたがって、ドライバ１１６
により出力バスに選択的に加えられる。

【０００６】図１のＣＭＯＳバス受信機の応答特性は、
ＮＦＥＴ１０４およびＰＦＥＴ１０６の特性により決ま
る。技術熟練者に知られているように、ＰＦＥＴには、
同じサイズのＮＦＥＴよりも低い駆動能力がある。その
結果、ＰＦＥＴ１０６は、一般にＮＦＥＴ１０４の約２
倍のサイズであるから、ＰＦＥＴ１０６によるプルアッ
プの時間間隔は、ＮＦＥＴ１０４によるプルダウンの時
間間隔と符合する。言い換えれば、ＣＭＯＳインバータ
回路では、ＰＦＥＴは一般に充電および放電のために同
様なサイズのＮＦＥＴよりも多くの時間を要するので、
ＰＦＥＴは一般にその相補ＮＦＥＴよりもかなり大きい
。したがって、ＣＭＯＳインバータ回路で相補立上り時
間および減衰時間をもたらすためには、ＰＦＥＴは相補
ＮＦＥＴよりも約２倍の大きさでなければならない。し
たがって、結果的に生成されるインバータは、消費電力
量のために比較的大きなチップ面積を占める。さらに、
図１に示すタイプのラッチングバス受信機の速度は、一
般に、ＰＦＥＴ１０６のプルアップ速度およびラッチン
グ回路のセットアップ時間により制限される。

【０００７】したがって、バス受信器のＶＬＳＩ実装に
おいて単位チップ面積あたりの電力消費を減少させなが
ら、ＰＦＥＴのプルアップ時間およびラッチング回路の
セットアップ時間を最小にするバス受信機を開発するこ
とが望ましい。本発明のＣＭＯＳバス受信機およびイン
バータ回路は、これらのニーズを満たすように設計され
ている。

【０００８】

【発明が解決しようとする課題】本発明は、入力信号を
出力バスに与える前にラッチング入力で少しのセットア
ップ時間だけを要し、かつそのインバータ回路のＰＦＥ
Ｔのプルアップ時間を最小にするところのＣＭＯＳバス
受信機を与えることにより、先行技術のすでに述べた問
題を解決している。特に、本発明は、ＣＭＯＳインバー
タの相補ＰＦＥＴを、置き換えられるＰＦＥＴと相補的
なＮＦＥＴとだいたい同じサイズのＮＦＥＴと、ＰＦＥ
Ｔと置き換えるＮＦＥＴへの入力に配置された比較的小
さなＣＭＯＳインバータとで置き換えることができると
いう発明者の認識に基づいている。次に、ＰＦＥＴと置
き換えるＮＦＥＴへの入力における小ＣＭＯＳインバー
タに対するＦＥＴサイズの適切な選択により、ＰＦＥＴ
と置き換えるＮＦＥＴは、低入力電圧のためのわずかな
電流を維持しながら、高入力電圧の大部分の条件下でオ
フにしたり、回路パラメータを処理することができる。 また、相補ＰＦＥＴをＮＦＥＴおよび小ＣＭＯＳインバ
ータとこのように置き換えることにより、バス受信機へ
の電力を減少することができ、その相補ＰＦＥＴの応答
時間よりも速いＮＦＥＴの応答時間により、ラッチング
速度を速くすることができ、回路の全チップ面積を減ら
すことができる。

【０００９】したがって、本発明は、高速切換およびラ
ッチングをもたらすラッチングＣＭＯＳバス受信機に関
している。本発明に従う該回路は、クロック信号の予め
定められたクロック状態中に入力信号の論理状態を反転
させるためのクロック信号に応答するＣＭＯＳインバー
タを含むことが望ましい。本発明のＣＭＯＳインバータ
は、入力ゲートに小さなＣＭＯＳインバータを有する第
一ＮＦＥＴトランジスタおよび第二ＮＦＥＴトランジス
タの直列接続を含む。これらの素子は、小ＣＭＯＳイン
バータの入力および第一ＮＦＥＴトランジスタのゲート
において入力信号が受信されるように配置される。フィ
ードバック手段が次にＣＭＯＳインバータにより反転入
力の信号出力をラッチし、フィードバック手段のラッチ
出力に応答する手段が、ラッチ信号を出力バスに駆動す
る。

【００１０】発明の望ましい実施例に依れば、駆動手段
は、バスアクセス信号に応答する並列ＣＭＯＳインバー
タと、１つの並列ＣＭＯＳの出力に接続されたゲートを
有するＮＦＥＴと、電圧源に接続されたソートと、他の
並列ＣＭＯＳインバータの出力および駆動手段の出力に
接続されたドレインとから構成することが望ましい。こ
の構成を用いると、回路のローからハイ状態への遷移時
間をかなり短くすることができる。また、フィードバッ
クラッチング手段は、反転入力信号のラッチングのため
のセットアップ時間を最小にするためのクロック信号だ
けでなく、小ＣＭＯＳインバータの出力にも応答するこ
とが望ましい。発明の切換特性は、第一および第二ＮＦ
ＥＴトランジスタの幅／長さの比がだいたい等しいとき
に、最大に達成される。本発明は、出力バスに少なくと
も約３ｐＦの容量性負荷があるときにも、改善される切
換をもたらす。

【００１１】本発明には、電源装置の両端に接続され少
ないセットアップ時間を有するＣＭＯＳインバータも含
む。発明にしたがう該ＣＭＯＳインバータには、電源装
置の両端に直列接続され、ＰＦＥＴのドレインとＮＦＥ
Ｔのソースとの間の接続点に共通ゲートおよび共通出力
を有するＰＦＥＴおよびＮＦＥＴを含む。ＣＭＯＳイン
バータは、電源装置に接続されたソースと共通出力に接
続されたドレインとを有する別のＮＦＥＴと、共通ゲー
ト入力と別のＮＦＥＴのゲートとの間に接続された別の
ＣＭＯＳインバータとを含めることにより特徴づけられ
る。この追加ＣＭＯＳインバータは、小ＰＦＥＴおよび
小ＮＦＥＴから成ることが望ましく、それによりＰＦＥ
Ｔ、追加ＮＦＥＴ、小ＰＦＥＴおよび小ＮＦＥＴの幅／
長さの比の和が、ＣＭＯＳインバータのＮＦＥＴに相補
的なＰＦＥＴの幅／長さの比よりも小さく、しかもＣＭ
ＯＳインバータと実質的に等しい立上り時間および減衰
時間をもたらす。発明の望ましい実施例は、共通出力が
少なくとも約３ｐＦの静電容量を有する負荷を駆動する
ときに、最大に利用される。また、だいたい等しい幅／
長さの比を有するようにＮＦＥＴおよび追加ＮＦＥＴを
設計することにより、チップ面積を節約することができ
る。

【００１２】

【実施例】発明の望ましい実施例について、図２〜図６
（図では同様な番号は同様な素子を指している）を参照
してこれから記述する。これらの図に関して本書に示す
説明は例証目的のためだけのものであり、いかなる点に
おいても発明の範囲を限定するものではないことが通常
の技術熟練者により理解されている。発明の範囲に関す
るすべての疑問は、添付の特許請求範囲を参照すること
により解決することができる。

【００１３】図２に発明の第一実施例を示すが、ここで
は図１の先行技術の回路のＰＦＥＴ１０６が、比較的小
さなＣＭＯＳインバータ２０２およびＮＦＥＴ２０４で
置き換えられている。このようにＰＦＥＴ１０６をイン
バータ２０２およびＮＦＥＴ２０４と置き換えることに
より、切換速度を速くながら、ＮＬＡＴＣＨを作り出す
ときの電力消費およびセットアップ時間が減少される。 この改良についての理由は、以下の説明から明らかであ
る。

【００１４】図２の実施例は、出力ドライバが、さらに
、バス制御信号ＤＲＶＣＫに応答する小さなＣＭＯＳイ
ンバータ２０６と、そのゲートにおいてインバータ２０
６の出力に応答し、電源とバスへの出力との間に接続さ
れているＮＦＥＴ２０８とから構成される点においても
、図１の先行技術の回路とさらに異なる。インバータ２
０６およびＮＦＥＴ２０８は、一般に、出力におけるロ
ーからハイ状態へのプルアップ時間を改善して、ノード
ＮＬＡＴＣＨにおける負荷を減少させる。これは、ＰＦ
ＥＴは電源電圧ＶＤＤへのノードを駆動することができ
るが、駆動信号の反転により駆動されるＮＦＥＴと比べ
て、以後のゲートの切換レベルを通してゆっくりと行う
ので、このように達成される。したがって、インバータ
２０６およびＮＦＥＴ２０８を追加することにより、出
力のローからハイ状態への切換速度を速くしながら、ノ
ードＮＬＡＴＣＨの負荷を減少させることができる。こ
れは、ＮＦＥＴ１０４および２０４および小インバータ
２０２から成るインバータが切換速度を改善するときの
原理と同じである。該回路では、バスに接続された回路
が、図２の受信機により該回路に迅速に与えられる変化
した論理レベルに応答しているときに、インバータ１１
６およびインバータ１１２のＰＦＥＴで、その出力を電
源電圧ＶＤＤにまで完全に高めることができる。

【００１５】ＣＭＯＳインバータの相補ＰＦＥＴを、２
０２または２０６などの小ＣＭＯＳインバータおよび２
０４または２０８などのＮＦＥＴと置き換えることによ
り、ＣＭＯＳ回路の相補特性を失うことなく、ラッチン
グのセットアップ時間を減らすことができることを発明
者は発見した。言い換えると、ＣＭＯＳインバータ回路
では、一致した立上りおよび立下り時間をもたらすため
に、ＰＦＥＴは、一般にその対応するＮＦＥＴよりも実
質的に大きくなければならないので、出力電圧を電源電
圧レベルにまで高めるために出力におけるプルアップＰ
ＦＥＴを保持しながら、切換のためにＰＦＥＴをＮＦＥ
Ｔと置き換えることにより、発明にしたがって切換速度
を改善した。これは、実質的に小さなＣＭＯＳインバー
タ回路２０２および２０６を用いて、ＮＦＥＴ２０４を
ＮＦＥＴ１０４とだいたい等しいサイズにし、ＮＦＥＴ
２０８をＣＭＯＳインバータ１１６のＮＦＥＴとだいた
い同じサイズにすることにより、本発明にしたがって達
成された。この比較的小さなＣＭＯＳインバータ回路の
サイズは、回路要求条件により異なり、技術熟練者の裁
量に任されている。幅／長さの比の形のサンプル寸法は
、図５の説明の中で記述する。

【００１６】したがって、図２の実施例にしたがい、先
行技術のＣＭＯＳインバータの比較的低速充電のＰＦＥ
Ｔ１０６を、置き換えられたＰＦＥＴのプルアップ機能
をもたらすために、比較的高速充電のＮＦＥＴ２０４お
よびＮＦＥＴ２０４のゲートに接続された比較的小さな
インバータ回路２０２で置き換えた。該回路は、出力バ
スドライバの両端に設けられたときに、バスへの出力に
おけるローからハイ状態への遷移速度も改善する。発明
のインバータは、少なくとも約３ｐＦであることが望ま
しいバスの大きな容量性負荷において最もよく作動する
。したがって、本発明は、バスに比較的高い容量性負荷
があるときに用いることが望ましく、同じ速度に対する
電力消費を最小にしたり、逆に、所定の電力に対して速
度を最大にするように機能する。

【００１７】図３に、図２の実施例のフィードバックラ
ッチング回路が、インバータ回路３０２、ＮＯＲゲート
３０４およびＡＮＤゲート３０６で置き換えられた発明
の別の実施例を示す。ＡＮＤゲート３０６およびＮＯＲ
ゲート３０４を追加することにより、セットアップを始
めるために、ＮＬＡＴＣＨの代りに、インバータ２０２
の出力ＮＩＮを用いて、バス受信機の出力のハイからロ
ーへのセットアップ時間を改善した。ＮＩＮがそのしき
い値に達してからＮＬＡＴＣＨがスタートするので、Ｎ
ＩＮは、ＮＬＡＴＣＨの代りに、フィードバックのセッ
ト／リセットとして機能する（図６（ｅ））。セットア
ップは、ローからハイ状態への遷移においてＮＬＡＴＣ
ＨがＮＩＮに追従するので、すぐに完了し、したがって
図１に示すタイプの基本ＣＭＯＳバス受信機におけるよ
りも、さらにゆっくりとＬＡＴＣＨに影響を及ぼす。そ
の結果、図２の実施例のインバータゲート１１２および
１１４を、インバータゲート３０２、ＮＯＲゲート３０
４、およびＮＩＮに応答するＡＮＤゲート３０６の組合
せと置き換えることにより、セットアップは、ラッチン
グクロックＣＫに関してさらに速く完了することができ
、したがって、ラッチングをすぐに完了することができ
る。

【００１８】図４に、図３のフィードバック回路の詳細
な概略図を示す。図示のように、インバータ３０２、Ｎ
ＯＲゲート３０４およびＡＮＤゲート３０６は、ＰＦＥ
Ｔ４０２およびＮＦＥＴ４０４、および各々ＮＩＮおよ
びクロッキング信号ＣＫに応答するＮＦＥＴ４０６およ
び４０８の直列接続から成る相補ＣＭＯＳインバータと
して実施することができる。ちょうどいま述べたように
、ラッチングをＮＩＮに応答させることにより、ラッチ
ングクロックＣＫに関する高速セットアップは、チップ
面積を同様に利用して、強くロードされたバスに対して
達成することができる。

【００１９】図５に、図３の実施例の詳細回路図を示す
が、素子はその対応するＰＦＥＴおよびＮＦＥＴで置き
換えてある。図示のように、インバータ２０２はＰＦＥ
Ｔ５０１およびＮＦＥＴ５０２から構成され、駆動回路
は、ＰＦＥＴ５０３、ＮＦＥＴ５０４、ＮＦＥＴ５０６
、ＰＦＥＴ５０８、ＮＦＥＴ５１０、ＮＦＥＴ５１２、
ＰＦＥＴ５１４、およびバスアクセス信号ＤＲＶＣＫに
応答する駆動インバータ５１６から構成される。発明の
望ましい実施例では、図５の回路素子には次の幅／長さ
の比がある。すなわち、ＮＦＥＴ１０２＝６１、ＮＦＥ
Ｔ１０４＝６１、ＰＦＥＴ５０１＝１２、ＮＦＥＴ５０
２＝２０、ＮＦＥＴ２０４＝５８、ＰＦＥＴ１０８＝５
０、インバータ３０２のＮＦＥＴ＝２．４、インバータ
３０２のＰＦＥＴ＝６．２、ＮＦＥＴ４０６＝ＮＦＥＴ
４０８＝４、ＰＦＥＴ４０２＝５．２、ＮＦＥＴ４０４
＝１．６、ＮＦＥＴ５１０＝３．５、ＰＦＥＴ５０８＝
１３．６、ＰＦＥＴ５０３＝２７、ＰＦＥＴ５１４＝１
５０、ＮＦＥＴ５０４＝ＮＦＥＴ５１２＝９７、および
ＮＦＥＴ５０６＝１５０である。発明にしたがう該回路
には、ＣＫの立下り前の約０．８ｎｓのセットアップ時
間、およびＣＫの立下り後の約０．５ｎｓのホールド時
間がある。したがって、該回路には、３ｐＦの静電容量
を有する出力バスにおける負荷に対して約２．０５ｎｓ
の全遅延時間がある。また、相補ＰＦＥＴの代りとなる
ＮＦＥＴおよび小インバータはより少ないチップ面積し
か要しないように作ることができるので、結果としての
回路は、匹敵する応答特性の先行技術ＣＭＯＳインバー
タよりも少ないチップ面積を占める。

【００２０】図６の（ａ）−（ｉ）に、発明の動作を説
明するためのタイミング図を示す。図６の（ａ）はクロ
ッキング信号ＣＫを示し、図６の（ｂ）は、例えば３．
５ｎｓの切換速度を有する入力信号ＩＮを表す。図１の
先行技術の実施例では、該入力信号が切換電圧ＶＳＷＩ
ＴＣＨを通り下がったり上がるときに、信号ＮＬＡＴＣ
Ｈは、図６の（ｃ）に示すように、上がったり下がり始
める。次に、図６の（ｆ）および（ｈ）に示すように、
ＮＬＡＴＣＨが切換電圧ＶＳＷＩＴＣＨに達すると、出
力ＯＵＴおよびＬＡＴＣＨが上がったり下がり始める。 このような切換システムは、前述の理由により比較的低
速であり、ラッチング信号ＬＡＴＣＨとクロック信号Ｃ
Ｋとの間に潜在的な競合上の問題をかかえており、受信
した値を破壊するおそれがある。

【００２１】それとは対照的に、本発明に従うラッチン
グは、ＮＬＡＴＣＨがちょうどスタートする前にＶＳＷ
ＩＴＣＨに達するインバータ２０２の出力信号ＮＩＮに
応答する。言い換えると、図６の（ｄ）および（ｅ）に
示すように、本発明にしたがうＮＬＡＴＣＨは、ＮＩＮ
がＶＳＷＩＴＣＨに達するまで、上がったり下がること
を始めない。しかし、ＮＬＡＴＣＨは、高速切換ＮＦＥ
Ｔを使用することが所与であれば、先行技術の場合より
も速くそのしきい電圧ＶＳＷＩＴＣＨに達する（図６の
（ｃ）および（ｅ））。したがって、図６の（ｇ）に示
すように、出力ＯＵＴは、例えば、図１の先行技術のバ
ス受信機の場合よりもすぐに状態を変え始める。さらに
、ラッチ信号ＬＡＴＣＨは、出力ＯＵＴが変化し始める
前に状態を完全に変えるＮＩＮに応答するので、それに
より、本発明にしたがって競合状態が回避される。さら
に、ＬＡＴＣＨ信号を、早くプルダウンすることにより
、回路は、セットアップを待つ必要はなく、したがって
ラッチング時間が減少する。

【００２２】ＮＩＮが、ＮＬＡＴＣＨよりもＶＴＮだけ
大きいときにＮＬＡＴＣＨがスタートすることが望まし
い。ここで、ＶＴＮは切換電圧よりも小さく、該電圧は
ＣＭＯＳでは一般に０．８Ｖである。したがって、ＮＩ
Ｎは、ＮＬＡＴＣＨのＶＴＮの差以内に留まらなければ
ならない。また、立上りおよび立下り切換速度をほぼ同
じにすることができ、出力応答が、先行技術の図１の実
施例での相補ＰＦＥＴおよびＮＦＥＴとほぼ同じになる
ようにＰＦＥＴおよびＮＦＥＴは選択される。

【００２３】

【発明の効果】このように、本発明は、電力（消費）を
増加することなく切換がより迅速かつ高速に行われる点
を除き、先行技術の回路部の機能を維持している。さら
に、ラッチ信号ＬＡＴＣＨおよびラッチ信号ＮＬＡＴＣ
Ｈはほとんど同時に切り換わるので、本発明にしたがえ
ば、競合状態は起こらない。また、ＰＦＥＴは小さいの
で、チップ面積を増加することなく、切換速度は実質的
に改善される。

【００２４】発明の範囲内で、本発明に対して多くの変
更が可能であることを、技術熟練者はただちに理解する
。したがって、発明の範囲は、これまでに述べた望まし
い実施例により制限されるものではなく、添付の特許請
求範囲だけにより限定される。

【図面の簡単な説明】

【図１】従来のＣＭＯＳバス受信機の簡略化した回路図
である。

【図２】本発明の第１の実施例に基づいて小さなセット
アップ時間の低電力ＣＭＯＳバス受信機の簡略化した回
路図である。

【図３】本発明の第２の実施例に基づいて小さなセット
アップ時間の低電力ＣＭＯＳバス受信機の簡略化した回
路図であり、ここでは、「ＡＮＤ」ゲート及び「ＮＯＲ
」ゲートをラッチング回路に加えることにより、ハイか
らローへのセットアップを改良している。

【図４】図３の実施例のラッチング回路の好適な実施例
である。

【図５】図３の実施例の詳細な回路図である。

【図６】図２及び図３の実施例に基づくＣＭＯＳバス受
信機の動作を説明するためのタイミング図である。

【符号の説明】

１０４　　ＮＦＥＴ １０６　　ＰＦＥＴ １１２　　インバータ １１６　　インバータ ２０２　　ＣＭＯＳインバータ ２０４　　ＮＦＥＴ ２０６　　インバータ ２０８　　ＮＦＥＴ

Claims (1)

【特許請求の範囲】
1. 【請求項１】クロック信号（ＣＫ）に応答して、前記ク
   ロック信号（ＣＫ）の所定のクロック状態の間に入力信
   号（ＩＮ）の論理状態を反転させるためのＣＭＯＳイン
   バータを含み、前記ＣＭＯＳインバータは入力ゲートに
   小ＣＭＯＳインバータを有する第一ＮＦＥＴトランジス
   タ及び第二ＮＦＥＴトランジスタの直列接続を含み、前
   記入力信号（ＩＮ）は前記小ＣＭＯＳインバータ入力及
   び前記第一ＮＦＥＴトランジスタのゲートにおいて受信
   されるように配置されることと；前記ＣＭＯＳインバー
   タによる反転入力の信号出力をラッチするためのフィー
   ドバック手段と；前記フィードバック手段のラッチ出力
   に応答して前記入力信号（ＩＮ）を出力バスに駆動する
   ための手段と；から成ることを特徴とするラッチングＣ
   ＭＯＳバス受信機。