JPH04299613A - Ｅｃｌ終端回路 - Google Patents
Ｅｃｌ終端回路Info
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- JPH04299613A JPH04299613A JP8985591A JP8985591A JPH04299613A JP H04299613 A JPH04299613 A JP H04299613A JP 8985591 A JP8985591 A JP 8985591A JP 8985591 A JP8985591 A JP 8985591A JP H04299613 A JPH04299613 A JP H04299613A
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- 230000005540 biological transmission Effects 0.000 claims abstract description 24
- 238000010586 diagram Methods 0.000 description 17
- 238000000034 method Methods 0.000 description 10
- 230000000630 rising effect Effects 0.000 description 3
- BNPSSFBOAGDEEL-UHFFFAOYSA-N albuterol sulfate Chemical compound OS(O)(=O)=O.CC(C)(C)NCC(O)C1=CC=C(O)C(CO)=C1.CC(C)(C)NCC(O)C1=CC=C(O)C(CO)=C1 BNPSSFBOAGDEEL-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＥＣＬ（ｅｍｉｔｔｅ
ｒ ｃｏｕｐｌｅｄ ｌｏｇｉｃ，エミッタ結合ロ
ジック）回路において等価的に直流抵抗を含む信号線路
の終端をする回路に関する。
ｒ ｃｏｕｐｌｅｄ ｌｏｇｉｃ，エミッタ結合ロ
ジック）回路において等価的に直流抵抗を含む信号線路
の終端をする回路に関する。
【０００２】
【従来の技術】ＥＣＬ回路は高速に作動する論理回路と
して広く利用されている。第１のＥＣＬ回路と第２のＥ
ＣＬ回路との間を伝送路で接続するときには、その伝送
路の特性インピーダンスで伝送路を終端し、その伝送路
と第２のＥＣＬ回路との接続点で信号が反射するのを防
いでいる。
して広く利用されている。第１のＥＣＬ回路と第２のＥ
ＣＬ回路との間を伝送路で接続するときには、その伝送
路の特性インピーダンスで伝送路を終端し、その伝送路
と第２のＥＣＬ回路との接続点で信号が反射するのを防
いでいる。
【０００３】図２、図３及び図４は従来のＥＣＬ終端回
路を示す回路図である。ＥＣＬ回路では通常３種の電源
を用いる。第１の電源ＶＣＣは接地電位（ＧＮＤ）であ
り、第２の電源ＶＴＴは−２Ｖであり、第３の電源ＶＥ
Ｅは−５Ｖであるのが一般的である。この明細書におい
てはＶＣＣ、ＶＴＴ及びＶＥＥの記号で電源の種類を表
わすとともに、各電源の電圧をも表わすものとする。
路を示す回路図である。ＥＣＬ回路では通常３種の電源
を用いる。第１の電源ＶＣＣは接地電位（ＧＮＤ）であ
り、第２の電源ＶＴＴは−２Ｖであり、第３の電源ＶＥ
Ｅは−５Ｖであるのが一般的である。この明細書におい
てはＶＣＣ、ＶＴＴ及びＶＥＥの記号で電源の種類を表
わすとともに、各電源の電圧をも表わすものとする。
【０００４】図２は送端終端法による従来の終端回路を
示す。ＥＣＬのＮＯＲゲート２の出力信号は、遅延線路
３を経てＮＯＲゲート４へ入力される。本図の例では伝
送路として遅延線路３を用いている。この遅延線路３の
特性インピーダンスをＺ０ 、直流抵抗をＲ０ とする
。このとき、 Ｚ０ ＝Ｒ４ ……………（４）
示す。ＥＣＬのＮＯＲゲート２の出力信号は、遅延線路
３を経てＮＯＲゲート４へ入力される。本図の例では伝
送路として遅延線路３を用いている。この遅延線路３の
特性インピーダンスをＺ０ 、直流抵抗をＲ０ とする
。このとき、 Ｚ０ ＝Ｒ４ ……………（４）
【数４】
なる関係になるようにＲ４ ，Ｒ５ が選ばれている。
但し、ＶＯＨはＮＯＲゲート２の論理値“１”に対応す
るハイレベル電位であり、その標準値は−０．８５Ｖで
ある。また、ＶＯＬはＮＯＲゲート２の論理値“０”に
対応するローレベル電位であり、その標準値は−１．７
５Ｖである。
るハイレベル電位であり、その標準値は−０．８５Ｖで
ある。また、ＶＯＬはＮＯＲゲート２の論理値“０”に
対応するローレベル電位であり、その標準値は−１．７
５Ｖである。
【０００５】図３は受端終端法による従来の終端回路の
例を示す。この終端回路では Ｚ０ ＝Ｒ６ ……………（６）なる関係を満
たすようにＲ６ が選ばれる。
例を示す。この終端回路では Ｚ０ ＝Ｒ６ ……………（６）なる関係を満
たすようにＲ６ が選ばれる。
【０００６】図４は受端終端法による従来の終端回路の
別の例を示す。この終端回路では
別の例を示す。この終端回路では
【数５】
なる関係を満たすようにＲ７ ，Ｒ８ が選ばれる。
【０００７】
【発明が解決しようとする課題】以上に挙げた従来の終
端回路にはそれぞれ次のような解決すべき課題がある。 まず、図２の終端回路は、送端終端法における本質的な
欠点として、伝送路（図２では遅延線路３）の途中に分
岐がある場合には使用できない。
端回路にはそれぞれ次のような解決すべき課題がある。 まず、図２の終端回路は、送端終端法における本質的な
欠点として、伝送路（図２では遅延線路３）の途中に分
岐がある場合には使用できない。
【０００８】図３の終端回路では送端（遅延線路３の入
力端）と受端（遅延線路３の出力端）とでパルス幅が異
なり、このことがジッタの原因となっている。図７（ａ
）は送端のパルス波形の例を示す。また、図７（ｃ）は
、図３の回路の送端に図７（ａ）のパルスを入力したと
きにおける受端波形を示す図である。図７（ａ）と（ｃ
）との比較から明らかなように、図３の回路では送端の
パルス幅がＰＷであっても、受端のパルス幅はそれより
狭いＰＷ’になる。このように送端と受端とでパルスの
幅が変動するのは次の理由による。なお、ここで、ＶＯ
ＨおよびＶＯＬはそれぞれ送端における論理信号のハイ
レベル電位及びローレベル電位であり、ＶＩＨ及びＶＩ
Ｌはそれぞれ受端における論理信号のハイレベル電位及
びローレベル電位である。また、ＶＢＢはＮＯＲゲート
２，４のスレッショールド電位である。
力端）と受端（遅延線路３の出力端）とでパルス幅が異
なり、このことがジッタの原因となっている。図７（ａ
）は送端のパルス波形の例を示す。また、図７（ｃ）は
、図３の回路の送端に図７（ａ）のパルスを入力したと
きにおける受端波形を示す図である。図７（ａ）と（ｃ
）との比較から明らかなように、図３の回路では送端の
パルス幅がＰＷであっても、受端のパルス幅はそれより
狭いＰＷ’になる。このように送端と受端とでパルスの
幅が変動するのは次の理由による。なお、ここで、ＶＯ
ＨおよびＶＯＬはそれぞれ送端における論理信号のハイ
レベル電位及びローレベル電位であり、ＶＩＨ及びＶＩ
Ｌはそれぞれ受端における論理信号のハイレベル電位及
びローレベル電位である。また、ＶＢＢはＮＯＲゲート
２，４のスレッショールド電位である。
【０００９】一般にＥＣＬ回路の出力端からは電流は流
出するだけで流入できない。そこで、図３の回路におい
ては論理信号がハイレベルにあるときにもローレベルに
あるときにも、遅延線路３を流れる電流は送端から受端
に向かわざるを得ず、もしそのように流れないならば、
ＮＯＲゲート２，４は論理値に対応した電位で作動しな
い。従って、図３の回路では遅延線路３には送端から受
端へ向かう一方向の電流だけが常に流れる。そこで、図
７（ｃ）に示すように、遅延線路３の直流抵抗Ｒ０ に
よる電圧降下に起因して、送端ハイレベル電位ＶＯＨよ
りも受端ハイレベル電位ＶＩＨが下がるとともに、送端
ローレベル電位ＶＯＬよりも低い値に受端ローレベル電
位ＶＩＬも下がる。これら電位の関係は次の式（８）及
び（９）で表わされる。
出するだけで流入できない。そこで、図３の回路におい
ては論理信号がハイレベルにあるときにもローレベルに
あるときにも、遅延線路３を流れる電流は送端から受端
に向かわざるを得ず、もしそのように流れないならば、
ＮＯＲゲート２，４は論理値に対応した電位で作動しな
い。従って、図３の回路では遅延線路３には送端から受
端へ向かう一方向の電流だけが常に流れる。そこで、図
７（ｃ）に示すように、遅延線路３の直流抵抗Ｒ０ に
よる電圧降下に起因して、送端ハイレベル電位ＶＯＨよ
りも受端ハイレベル電位ＶＩＨが下がるとともに、送端
ローレベル電位ＶＯＬよりも低い値に受端ローレベル電
位ＶＩＬも下がる。これら電位の関係は次の式（８）及
び（９）で表わされる。
【数６】
【数７】
但し、式（８）及び（９）は、図３においてＲ６ をＶ
ＴＴに接続した場合について示してある。図７（ｃ）か
ら明らかなように、ＶＩＨとＶＩＬとの中間の電位（Ｖ
ＩＨ＋ＶＩＬ）／２はスレッショールド電位ＶＢＢより
も下がり、ＮＯＲゲート４に入力される論理信号のパル
ス幅はＰＷ’になり、図７（ａ）の送端波形におけるパ
ルス幅ＰＷより狭くなっている。
ＴＴに接続した場合について示してある。図７（ｃ）か
ら明らかなように、ＶＩＨとＶＩＬとの中間の電位（Ｖ
ＩＨ＋ＶＩＬ）／２はスレッショールド電位ＶＢＢより
も下がり、ＮＯＲゲート４に入力される論理信号のパル
ス幅はＰＷ’になり、図７（ａ）の送端波形におけるパ
ルス幅ＰＷより狭くなっている。
【０００９】図４に示す従来の終端回路も図３の終端回
路と実質上同じ原理による受端終端回路である。したが
って、図４の回路では、遅延線路３に流れる電流はハイ
レベルでもローレベルでも送端から受端へ向かうだけで
あり、ひいては図７（ｃ）に示す受端のパルス幅ＰＷ’
は図７（ａ）に示す送端のパルス幅ＰＷより狭くなる。
路と実質上同じ原理による受端終端回路である。したが
って、図４の回路では、遅延線路３に流れる電流はハイ
レベルでもローレベルでも送端から受端へ向かうだけで
あり、ひいては図７（ｃ）に示す受端のパルス幅ＰＷ’
は図７（ａ）に示す送端のパルス幅ＰＷより狭くなる。
【００１０】以上に述べたように従来の終端回路にはそ
れぞれ解決すべき課題がある。そこで、本発明の目的は
、伝送路の途中に分岐があっても終端でき、しかも伝送
路の送端と受端との間でパルス幅の変動がほとんどない
終端回路の提供にある。
れぞれ解決すべき課題がある。そこで、本発明の目的は
、伝送路の途中に分岐があっても終端でき、しかも伝送
路の送端と受端との間でパルス幅の変動がほとんどない
終端回路の提供にある。
【００１１】
【課題を解決するための手段】前述の課題を解決するた
めに本発明が提供する手段は、等価的に直流抵抗を含む
伝送路の送端に第１のＥＣＬ回路の出力端が接続され、
前記伝送路の受端に第２のＥＣＬ回路の入力端が接続さ
れている論理回路に設けられる終端回路において、電位
がそれぞれＶＣＣ，ＶＴＴ及びＶＥＥである第１、第２
および第３の電源の供給を受け、前記受端と前記第１の
電源との間に抵抗値Ｒ１ の第１の抵抗を接続し、前記
受端と前記第２の電源との間に抵抗値Ｒ２ の第２の抵
抗を接続し、前記送端と前記第３の電源との間に抵抗値
Ｒ３ の第３の抵抗を接続し、前記伝送路の特性インピ
ーダンスをＺ０ とし、前記第２のＥＣＬ回路のスレッ
ショールド電位をＶＢＢとし、前記出力端における第１
の論理値に対応する第１の電位をＶＯＨとし、前記出力
端における第２の論理値に対応し前記第１の電位より低
い第２の電位をＶＯＬとし、前記入力端における前記第
１の論理値に対応する第３の電位をＶＩＨとし、前記入
力端における前記第２の論理値に対応し前記第３の電位
より低い第４の電位をＶＩＬとし、前記第１の電位ＶＯ
Ｈにおける前記第１のＥＣＬ回路の出力電流をＩＯＨと
し、前記第２の電位ＶＯＬにおける前記第１のＥＣＬ回
路の出力電流をＩＯＬとするとき、前記抵抗値Ｒ１ ，
Ｒ２ 及びＲ３ は
めに本発明が提供する手段は、等価的に直流抵抗を含む
伝送路の送端に第１のＥＣＬ回路の出力端が接続され、
前記伝送路の受端に第２のＥＣＬ回路の入力端が接続さ
れている論理回路に設けられる終端回路において、電位
がそれぞれＶＣＣ，ＶＴＴ及びＶＥＥである第１、第２
および第３の電源の供給を受け、前記受端と前記第１の
電源との間に抵抗値Ｒ１ の第１の抵抗を接続し、前記
受端と前記第２の電源との間に抵抗値Ｒ２ の第２の抵
抗を接続し、前記送端と前記第３の電源との間に抵抗値
Ｒ３ の第３の抵抗を接続し、前記伝送路の特性インピ
ーダンスをＺ０ とし、前記第２のＥＣＬ回路のスレッ
ショールド電位をＶＢＢとし、前記出力端における第１
の論理値に対応する第１の電位をＶＯＨとし、前記出力
端における第２の論理値に対応し前記第１の電位より低
い第２の電位をＶＯＬとし、前記入力端における前記第
１の論理値に対応する第３の電位をＶＩＨとし、前記入
力端における前記第２の論理値に対応し前記第３の電位
より低い第４の電位をＶＩＬとし、前記第１の電位ＶＯ
Ｈにおける前記第１のＥＣＬ回路の出力電流をＩＯＨと
し、前記第２の電位ＶＯＬにおける前記第１のＥＣＬ回
路の出力電流をＩＯＬとするとき、前記抵抗値Ｒ１ ，
Ｒ２ 及びＲ３ は
【数８】
【数９】
【数１０】
で表わされる関係を満たすことを特徴とする。
【００１２】
【作用】本発明では、第３の抵抗Ｒ３ を送端と第３の
電源との間に接続し、その抵抗Ｒ３ は式（３）で示す
条件を満す構成としている。このような第３の抵抗Ｒ３
を設けることにより、ハイレベルのときには伝送路の
送端から受端へ電流が流れ、ローレベルのときには受端
から送端へ電流が流れる。すると、伝送路の直流抵抗Ｒ
０ により生じる電圧降下は、ハイレベルのときには受
端電位ＶＩＨを送端電位ＶＯＨより下げ、ローレベルの
ときには受端電位ＶＩＬを送端電位をＶＯＬより上げる
。従って、受端における平均電位（ＶＩＨ＋ＶＩＬ）／
２を送端における平均電位（ＶＯＨ＋ＶＯＬ）／２に一
致させることができるから、受端のパルス幅を送端のパ
ルス幅と同じにすることができる。また、本発明の終端
回路は式（１）から明らかなように受端終端法に依って
いるから、伝送路の途中に分岐があっても支障なく終端
できる。
電源との間に接続し、その抵抗Ｒ３ は式（３）で示す
条件を満す構成としている。このような第３の抵抗Ｒ３
を設けることにより、ハイレベルのときには伝送路の
送端から受端へ電流が流れ、ローレベルのときには受端
から送端へ電流が流れる。すると、伝送路の直流抵抗Ｒ
０ により生じる電圧降下は、ハイレベルのときには受
端電位ＶＩＨを送端電位ＶＯＨより下げ、ローレベルの
ときには受端電位ＶＩＬを送端電位をＶＯＬより上げる
。従って、受端における平均電位（ＶＩＨ＋ＶＩＬ）／
２を送端における平均電位（ＶＯＨ＋ＶＯＬ）／２に一
致させることができるから、受端のパルス幅を送端のパ
ルス幅と同じにすることができる。また、本発明の終端
回路は式（１）から明らかなように受端終端法に依って
いるから、伝送路の途中に分岐があっても支障なく終端
できる。
【００１３】
【実施例】次に実施例を挙げて本発明を更に詳しく説明
する。図１は本発明の一実施例を適用した論理回路を示
す回路図である。本図の論理回路は、ＥＣＬのＮＯＲゲ
ート２，４、特性インピーダンスＺ０ 、直流抵抗Ｒ０
の遅延線路３、抵抗Ｒ１ ，Ｒ２ ，Ｒ３ ，からな
り、電源ＶＣＣ、ＶＴＴ及びＶＥＥが供給されている。 そして、ＮＯＲゲート４のスレッショールド電位をＶＢ
Ｂとし、ＮＯＲゲート２の出力端におけるハイレベル電
位をＶＯＨ、ローレベル電位をＶＯＬとし、ＮＯＲゲー
ト４の入力端におけるハイレベル電位をＶＩＨ、ローレ
ベル電位をＶＩＬとし、前記ハイレベル電位ＶＯＨにお
けるＮＯＲゲート２の出力電流をＩＯＨとし、前記ロー
レベル電位ＶＯＬにおけるＮＯＲゲート２の出力電流を
ＩＯＬとするとき、抵抗Ｒ１ ，Ｒ２ 及びＲ３ は前
記式（１），（２），（３）で表わされる関係を満たし
ている。
する。図１は本発明の一実施例を適用した論理回路を示
す回路図である。本図の論理回路は、ＥＣＬのＮＯＲゲ
ート２，４、特性インピーダンスＺ０ 、直流抵抗Ｒ０
の遅延線路３、抵抗Ｒ１ ，Ｒ２ ，Ｒ３ ，からな
り、電源ＶＣＣ、ＶＴＴ及びＶＥＥが供給されている。 そして、ＮＯＲゲート４のスレッショールド電位をＶＢ
Ｂとし、ＮＯＲゲート２の出力端におけるハイレベル電
位をＶＯＨ、ローレベル電位をＶＯＬとし、ＮＯＲゲー
ト４の入力端におけるハイレベル電位をＶＩＨ、ローレ
ベル電位をＶＩＬとし、前記ハイレベル電位ＶＯＨにお
けるＮＯＲゲート２の出力電流をＩＯＨとし、前記ロー
レベル電位ＶＯＬにおけるＮＯＲゲート２の出力電流を
ＩＯＬとするとき、抵抗Ｒ１ ，Ｒ２ 及びＲ３ は前
記式（１），（２），（３）で表わされる関係を満たし
ている。
【００１４】図７（ａ）は図１の論理回路における遅延
線路３の送端に現われるパルス波形の例を示す波形図、
図７（ｂ）は図７（ａ）のパルス波形が送端にあるとき
における遅延線路３の受端に現われるパルス波形を示す
波形図である。図１の実施例では、抵抗Ｒ３ が設けて
あり、その抵抗Ｒ３ は式（３）の条件を満たすから、
ハイレベルのときには電流は送端から受端へ流れ、ロー
レベルでは電流は逆に受端から送端へ流れる。したがっ
て、ＶＩＨはＶＯＨより下がるが、ＶＩＬはＶＯＬより
上がり、ＶＩＨとＶＩＬとの平均電位（ＶＩＨ＋ＶＩＬ
）／２はＶＯＨとＶＯＬとの平均電位（ＶＯＨ＋ＶＯＬ
）／２に一致させられる。しかも、この実施例では受端
の直流電位、即ちＮＯＲゲート４の入力直流電位を（Ｖ
ＩＨ＋ＶＩＬ）／２に一致させ、その電位をＮＯＲゲー
ト４のスレッショールド電位ＶＢＢに設定することによ
り、受端のパルス幅ＰＷ’を送端のパルス幅ＰＷに一致
させてある。式（１）を式（７）と対応させて明らかな
ように、図１の実施例は図４の従来例と同じく受端終端
法に依っているから、図１の遅延線路３を途中に分岐が
ある伝送路に替えても差し支えない。 即ち、本発明を伝送路の途中に分岐があるＥＣＬ論理回
路に適用して終端回路を実現しても、その伝送路を支障
なく終端できる。この点で図２に示した従来の送端終端
回路に比べて優れている。
線路３の送端に現われるパルス波形の例を示す波形図、
図７（ｂ）は図７（ａ）のパルス波形が送端にあるとき
における遅延線路３の受端に現われるパルス波形を示す
波形図である。図１の実施例では、抵抗Ｒ３ が設けて
あり、その抵抗Ｒ３ は式（３）の条件を満たすから、
ハイレベルのときには電流は送端から受端へ流れ、ロー
レベルでは電流は逆に受端から送端へ流れる。したがっ
て、ＶＩＨはＶＯＨより下がるが、ＶＩＬはＶＯＬより
上がり、ＶＩＨとＶＩＬとの平均電位（ＶＩＨ＋ＶＩＬ
）／２はＶＯＨとＶＯＬとの平均電位（ＶＯＨ＋ＶＯＬ
）／２に一致させられる。しかも、この実施例では受端
の直流電位、即ちＮＯＲゲート４の入力直流電位を（Ｖ
ＩＨ＋ＶＩＬ）／２に一致させ、その電位をＮＯＲゲー
ト４のスレッショールド電位ＶＢＢに設定することによ
り、受端のパルス幅ＰＷ’を送端のパルス幅ＰＷに一致
させてある。式（１）を式（７）と対応させて明らかな
ように、図１の実施例は図４の従来例と同じく受端終端
法に依っているから、図１の遅延線路３を途中に分岐が
ある伝送路に替えても差し支えない。 即ち、本発明を伝送路の途中に分岐があるＥＣＬ論理回
路に適用して終端回路を実現しても、その伝送路を支障
なく終端できる。この点で図２に示した従来の送端終端
回路に比べて優れている。
【００１５】図５は、図１の論理回路における送端と受
端とにおけるパルス幅の変動を測定する回路の図である
。図５の回路では、図１における各抵抗はＲ１ ＝１５
０Ω，Ｒ２ ＝７５Ω，Ｒ３ ＝２４０Ωとし、また各
電源の電位はＶＣＣ＝ＧＮＤ，ＶＴＴ＝−２Ｖ，ＶＥＥ
＝−５Ｖとしてあり、遅延線路３の特性インピーダンス
Ｚ０ は５０Ωである。図６は、図５の実施例の回路と
比較するために、図３の論理回路におけるパルス幅変動
を測定する回路である。図５、図６において、マルチプ
レクサ５は、×０端子から信号を取り込んでＯＵＴ端子
に出力し、又は×１端子から信号を取り込んでＯＵＴ端
子に出力することができる。
端とにおけるパルス幅の変動を測定する回路の図である
。図５の回路では、図１における各抵抗はＲ１ ＝１５
０Ω，Ｒ２ ＝７５Ω，Ｒ３ ＝２４０Ωとし、また各
電源の電位はＶＣＣ＝ＧＮＤ，ＶＴＴ＝−２Ｖ，ＶＥＥ
＝−５Ｖとしてあり、遅延線路３の特性インピーダンス
Ｚ０ は５０Ωである。図６は、図５の実施例の回路と
比較するために、図３の論理回路におけるパルス幅変動
を測定する回路である。図５、図６において、マルチプ
レクサ５は、×０端子から信号を取り込んでＯＵＴ端子
に出力し、又は×１端子から信号を取り込んでＯＵＴ端
子に出力することができる。
【００１６】図８は、図５の回路と図６の回路とにおけ
るパルス幅変動測定方法および実測値を示す図である。 図８（ａ）は、図５及び図６におけるマルチプレクサ５
により×０端子から信号を取り込んだときにおける入力
信号（ＩＮ端子から入力される信号）と出力信号（ＯＵ
Ｔ端子から出力される信号）との時間関係を示す波形図
である。この図８（ａ）において、Ｔ１ は、ＩＮ端子
から入力された信号が遅延線路３の送路を経てＯＵＴ端
子に至るまでの時間を示している。図８（ｂ）は、図５
及び図６におけるマルチプレクサ５により×１端子から
信号を取り込んだときにおける入力信号と出力信号との
時間関係を示す波形図である。図８（ｂ）において、Ｔ
２ は、ＩＮ端子から入力された信号が遅延線路３を経
てＯＵＴ端子に至るまでの時間を示している。図８（ｃ
）は、図５の回路と図６の回路とにおけるＴ２ −Ｔ１
＝Ｔ３ を表形式で示す図である。図８（ａ）及び（
ｂ）ではＴ１ 及びＴ２ を立ち上がりエッジで示して
ある。立ち上がりエッジで測定すると、図５の回路では
Ｔ３ は６．９１ｎｓであり、図６の回路ではＴ３ は
７．０３ｎｓである。図８（ａ）及び（ｂ）の波形図に
おける立ち下がりエッジについて同様にＴ３ を測定す
ると、図５の回路ではＴ３ ＝６．７３ｎｓであり、図
６の回路では６．５５ｎｓである。これらのデータから
、立ち下がりエッジで測定したＴ３ と立ち上がりエッ
ジで測定したＴ３ との差の時間ＴＤ をとると、図５
の回路では−１８０ｐｓであり、図６の回路では−４８
０ｐｓである。その差の時間ＴＤ は、遅延線路３の送
端と受端とにおけるパルス幅の差を示している。従って
、図８（ｃ）により、図５の回路、即ち図１に示した本
発明の実施例の終端回路を備える論理回路におけるパル
ス幅の変動は、図６の回路、即ち図３に示した従来の終
端回路を備える論理回路におけるパルス幅の変動の半分
以下（１／２．７）であることが分かる。
るパルス幅変動測定方法および実測値を示す図である。 図８（ａ）は、図５及び図６におけるマルチプレクサ５
により×０端子から信号を取り込んだときにおける入力
信号（ＩＮ端子から入力される信号）と出力信号（ＯＵ
Ｔ端子から出力される信号）との時間関係を示す波形図
である。この図８（ａ）において、Ｔ１ は、ＩＮ端子
から入力された信号が遅延線路３の送路を経てＯＵＴ端
子に至るまでの時間を示している。図８（ｂ）は、図５
及び図６におけるマルチプレクサ５により×１端子から
信号を取り込んだときにおける入力信号と出力信号との
時間関係を示す波形図である。図８（ｂ）において、Ｔ
２ は、ＩＮ端子から入力された信号が遅延線路３を経
てＯＵＴ端子に至るまでの時間を示している。図８（ｃ
）は、図５の回路と図６の回路とにおけるＴ２ −Ｔ１
＝Ｔ３ を表形式で示す図である。図８（ａ）及び（
ｂ）ではＴ１ 及びＴ２ を立ち上がりエッジで示して
ある。立ち上がりエッジで測定すると、図５の回路では
Ｔ３ は６．９１ｎｓであり、図６の回路ではＴ３ は
７．０３ｎｓである。図８（ａ）及び（ｂ）の波形図に
おける立ち下がりエッジについて同様にＴ３ を測定す
ると、図５の回路ではＴ３ ＝６．７３ｎｓであり、図
６の回路では６．５５ｎｓである。これらのデータから
、立ち下がりエッジで測定したＴ３ と立ち上がりエッ
ジで測定したＴ３ との差の時間ＴＤ をとると、図５
の回路では−１８０ｐｓであり、図６の回路では−４８
０ｐｓである。その差の時間ＴＤ は、遅延線路３の送
端と受端とにおけるパルス幅の差を示している。従って
、図８（ｃ）により、図５の回路、即ち図１に示した本
発明の実施例の終端回路を備える論理回路におけるパル
ス幅の変動は、図６の回路、即ち図３に示した従来の終
端回路を備える論理回路におけるパルス幅の変動の半分
以下（１／２．７）であることが分かる。
【００１７】
【発明の効果】以上に実施例を挙げて詳しく説明したよ
うに、本発明によれば、伝送路の途中に分岐があっても
支障なく終端でき、しかも伝送路の送端と受端との間で
パルス幅の変動がほとんどない終端回路が得られる。本
発明における第２のＥＣＬ回路のスレッショールド電位
ＶＢＢと、その第２のＥＣＬ回路における入力端のハイ
レベル電位ＶＩＨ及びローレベル電位ＶＩＬとの関係が
ＶＢＢ＝（ＶＩＨ＋ＶＩＬ）÷２になるようにＲ１ 及
びＲ２ を選ぶことにより、送端と受端とにおけるパル
ス幅の差（即ちパルス幅変動）を最も小さくできる。
うに、本発明によれば、伝送路の途中に分岐があっても
支障なく終端でき、しかも伝送路の送端と受端との間で
パルス幅の変動がほとんどない終端回路が得られる。本
発明における第２のＥＣＬ回路のスレッショールド電位
ＶＢＢと、その第２のＥＣＬ回路における入力端のハイ
レベル電位ＶＩＨ及びローレベル電位ＶＩＬとの関係が
ＶＢＢ＝（ＶＩＨ＋ＶＩＬ）÷２になるようにＲ１ 及
びＲ２ を選ぶことにより、送端と受端とにおけるパル
ス幅の差（即ちパルス幅変動）を最も小さくできる。
【図１】本発明の一実施例の終端回路を備える論理回路
を示す回路図。
を示す回路図。
【図２】従来の送端終端法による終端回路を備える論理
回路を示す回路図。
回路を示す回路図。
【図３】従来の受端終端法による終端回路を備える論理
回路を示す回路図。
回路を示す回路図。
【図４】従来の受端終端法による終端回路を備える論理
回路を示す回路図。
回路を示す回路図。
【図５】図１の実施例の終端回路におけるパルス幅変動
を測定する回路を示す回路図。
を測定する回路を示す回路図。
【図６】図３の従来の終端回路におけるパルス幅変動を
測定する回路を示す回路図。
測定する回路を示す回路図。
【図７】図１及び図３の終端回路を備える論理回路にお
ける送端波形および受端波形を示す図。
ける送端波形および受端波形を示す図。
【図８】図５の回路と図６の回路とにおけるパルス幅変
動測定方法および実測値を示す図。
動測定方法および実測値を示す図。
１，２，４ ＮＯＲゲート
３ 遅延線路
５ マルチプレクサ
Claims (2)
- 【請求項１】 等価的に直流抵抗を含む伝送路の送端
に第１のＥＣＬ回路の出力端が接続され、前記伝送路の
受端に第２のＥＣＬ回路の入力端が接続されている論理
回路に設けられる終端回路において、電位がそれぞれＶ
ＣＣ，ＶＴＴ及びＶＥＥである第１、第２および第３の
電源の供給を受け、前記受端と前記第１の電源との間に
抵抗値Ｒ１ の第１の抵抗を接続し、前記受端と前記第
２の電源との間に抵抗値Ｒ２ の第２の抵抗を接続し、
前記送端と前記第３の電源との間に抵抗値Ｒ３ の第３
の抵抗を接続し、前記伝送路の特性インピーダンスをＺ
０ とし、前記第２のＥＣＬ回路のスレッショールド電
位をＶＢＢとし、前記出力端における第１の論理値に対
応する第１の電位をＶＯＨとし、前記出力端における第
２の論理値に対応し前記第１の電位より低い第２の電位
をＶＯＬとし、前記入力端における前記第１の論理値に
対応する第３の電位をＶＩＨとし、前記入力端における
前記第２の論理値に対応し前記第３の電位より低い第４
の電位をＶＩＬとし、前記第１の電位ＶＯＨにおける前
記第１のＥＣＬ回路の出力電流をＩＯＨとし、前記第２
の電位ＶＯＬにおける前記第１のＥＣＬ回路の出力電流
をＩＯＬとするとき、前記抵抗値Ｒ１ ，Ｒ２ 及びＲ
３ は 【数１】 【数２】 【数３】 で表わされる関係を満たすことを特徴とするＥＣＬ終端
回路。 - 【請求項２】 前記抵抗値Ｒ１ 及びＲ２ が前記Ｖ
ＢＢとＶＩＨとＶＩＬとの関係をＶＢＢ＝（ＶＩＨ＋Ｖ
ＩＬ）÷２にする大きさに選ばれていることを特徴とす
る請求項１に記載のＥＣＬ終端回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8985591A JPH04299613A (ja) | 1991-03-27 | 1991-03-27 | Ｅｃｌ終端回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8985591A JPH04299613A (ja) | 1991-03-27 | 1991-03-27 | Ｅｃｌ終端回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04299613A true JPH04299613A (ja) | 1992-10-22 |
Family
ID=13982402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8985591A Pending JPH04299613A (ja) | 1991-03-27 | 1991-03-27 | Ｅｃｌ終端回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04299613A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS562653B2 (ja) * | 1973-05-30 | 1981-01-21 | ||
| JPS5892139A (ja) * | 1981-11-27 | 1983-06-01 | Nec Corp | Ｅｃｌ終端回路 |
-
1991
- 1991-03-27 JP JP8985591A patent/JPH04299613A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS562653B2 (ja) * | 1973-05-30 | 1981-01-21 | ||
| JPS5892139A (ja) * | 1981-11-27 | 1983-06-01 | Nec Corp | Ｅｃｌ終端回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19950425 |