JPH04299755A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH04299755A JPH04299755A JP3089465A JP8946591A JPH04299755A JP H04299755 A JPH04299755 A JP H04299755A JP 3089465 A JP3089465 A JP 3089465A JP 8946591 A JP8946591 A JP 8946591A JP H04299755 A JPH04299755 A JP H04299755A
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- Japan
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- data
- words
- word
- bits
- bit
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- Pending
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- 239000000470 constituent Substances 0.000 claims description 2
- 238000001514 detection method Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明は記憶装置に関し、特に誤り訂正機
能を有する記憶装置に関する。
能を有する記憶装置に関する。
【０００２】
【従来技術】一般に半導体メモリ素子（メモリＬＳＩ）
を使用して記憶装置を構成するとき、記憶装置の仕様、
特にデータのアクセス単位によって、１ビットのデータ
端子を備えるメモリ素子あるいは４ビット、８ビット等
、複数ビットのデータ端子を備えるメモリ素子等から適
応するメモリ素子を選して使用する。
を使用して記憶装置を構成するとき、記憶装置の仕様、
特にデータのアクセス単位によって、１ビットのデータ
端子を備えるメモリ素子あるいは４ビット、８ビット等
、複数ビットのデータ端子を備えるメモリ素子等から適
応するメモリ素子を選して使用する。
【０００３】例えば、アクセス単位が６４バイトの記憶
装置を構成するとき、１Ｍワード×１ビットのメモリ素
子を用いると最小メモリ容量は６４Ｍバイトとなる。こ
れに対し、２５６Ｋワード×４ビットのメモリ素子を用
いると最小メモリ容量は１６Ｍバイトとなる。このよう
に、複数ビット構成のメモリ素子を用いる方がより小さ
なメモリ容量で必要とするデータ転送が可能となる。
装置を構成するとき、１Ｍワード×１ビットのメモリ素
子を用いると最小メモリ容量は６４Ｍバイトとなる。こ
れに対し、２５６Ｋワード×４ビットのメモリ素子を用
いると最小メモリ容量は１６Ｍバイトとなる。このよう
に、複数ビット構成のメモリ素子を用いる方がより小さ
なメモリ容量で必要とするデータ転送が可能となる。
【０００４】一方、記憶装置では従来より高信頼度化の
ために誤り訂正回路を設けるのが一般的であり、１ビッ
ト構成のメモリ素子を用いる場合には１ビット誤り訂正
・２ビット誤り検出の誤り訂正回路を設けることが多い
。
ために誤り訂正回路を設けるのが一般的であり、１ビッ
ト構成のメモリ素子を用いる場合には１ビット誤り訂正
・２ビット誤り検出の誤り訂正回路を設けることが多い
。
【０００５】また、複数ビット構成のメモリ素子を用い
る場合にはメモリ素子内のバースト誤り訂正を行う誤り
訂正回路を設けることが多い。これは、複数ビット構成
のメモリ素子１個の故障でも多数ビット誤りとなり、１
ビット誤り訂正では信頼度が十分に確保できないためで
ある。
る場合にはメモリ素子内のバースト誤り訂正を行う誤り
訂正回路を設けることが多い。これは、複数ビット構成
のメモリ素子１個の故障でも多数ビット誤りとなり、１
ビット誤り訂正では信頼度が十分に確保できないためで
ある。
【０００６】さらにまた、複数ワードのデータをブロッ
クデータとして転送する記憶装置の最小メモリ容量を小
さくする構成方法として、ページモード機能を有するメ
モリ素子を用いる方法がある。図４は、そのページモー
ドによるリードタイミングを示したものであり、列アド
レスをＣＡ０ ，ＣＡ１ ，ＣＡ２ ，ＣＡ３ と変化
させながらＣＡＳタイミングを４回入力することにより
、リードデータＲＤ０ ，ＲＤ１ ，ＲＤ２ ，ＲＤ３
が順次出力される。このリードデータを夫々ブロックデ
ータの各ワードに対応させることでブロック転送を行っ
ているのである。
クデータとして転送する記憶装置の最小メモリ容量を小
さくする構成方法として、ページモード機能を有するメ
モリ素子を用いる方法がある。図４は、そのページモー
ドによるリードタイミングを示したものであり、列アド
レスをＣＡ０ ，ＣＡ１ ，ＣＡ２ ，ＣＡ３ と変化
させながらＣＡＳタイミングを４回入力することにより
、リードデータＲＤ０ ，ＲＤ１ ，ＲＤ２ ，ＲＤ３
が順次出力される。このリードデータを夫々ブロックデ
ータの各ワードに対応させることでブロック転送を行っ
ているのである。
【０００７】このように、複数ビット構成のメモリ素子
を用いると最小メモリ容量をより小さくすることができ
、メモリ増設性も良くなる。しかし、その反面、メモリ
素子故障により信頼度低下を防止するためバースト誤り
訂正回路を採用すると、バースト誤り訂正のためデータ
ビットに付加するチェックビット数が増加する。その結
果、チェックビットを記憶するためのメモリ素子等のハ
ードウェアが増加するという欠点があった。
を用いると最小メモリ容量をより小さくすることができ
、メモリ増設性も良くなる。しかし、その反面、メモリ
素子故障により信頼度低下を防止するためバースト誤り
訂正回路を採用すると、バースト誤り訂正のためデータ
ビットに付加するチェックビット数が増加する。その結
果、チェックビットを記憶するためのメモリ素子等のハ
ードウェアが増加するという欠点があった。
【０００８】また、メモリ素子のページモード機能等を
利用したブロックデータの転送を行う場合、データの転
送サイクルは上述の図４のＣＡＳタイミングサイクルＴ
によって決まるが、この値は数十ナノ秒であり、それ以
上の高速サイクルで転送が必要な場合には実現困難であ
るという欠点があった。
利用したブロックデータの転送を行う場合、データの転
送サイクルは上述の図４のＣＡＳタイミングサイクルＴ
によって決まるが、この値は数十ナノ秒であり、それ以
上の高速サイクルで転送が必要な場合には実現困難であ
るという欠点があった。
【０００９】
【発明の目的】本発明は上述した従来の欠点を解決する
ためになされたものであり、その目的はバースト誤りに
ついても少ないハードウェアで訂正できる記憶装置を提
供することである。
ためになされたものであり、その目的はバースト誤りに
ついても少ないハードウェアで訂正できる記憶装置を提
供することである。
【００１０】
【発明の構成】本発明による記憶装置は、１ワードがｍ
（ｍは正の整数）ビットで構成されるデータのｎ（ｎは
正の整数）ワード分を記憶する記憶装置であって、ｎ個
の入出力端子を有するｍ個のメモリ素子と、前記データ
の１ワードの各構成ビットを前記ｍ個のメモリ素子に振
分けてｎワード分書込む書込部と、このｍ個のメモリ素
子に振分けて書込まれたｎワード分のデータを読出して
元のデータの状態に戻す読出部と、この読出後のデータ
について１ワード毎に誤り訂正する誤り訂正部とを有す
ることを特徴とする。
（ｍは正の整数）ビットで構成されるデータのｎ（ｎは
正の整数）ワード分を記憶する記憶装置であって、ｎ個
の入出力端子を有するｍ個のメモリ素子と、前記データ
の１ワードの各構成ビットを前記ｍ個のメモリ素子に振
分けてｎワード分書込む書込部と、このｍ個のメモリ素
子に振分けて書込まれたｎワード分のデータを読出して
元のデータの状態に戻す読出部と、この読出後のデータ
について１ワード毎に誤り訂正する誤り訂正部とを有す
ることを特徴とする。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。図１（ａ）は本発明による記憶装置の一実施例の主
要部の構成を示すブロック図であり、Ｄ０〜Ｄ３の４ビ
ットのデータ入出力端子を備えるメモリ素子をｍ個使用
した例である。図１（ｂ）は図１（ａ）におけるライト
データ１及びリードデータ２のブロックデータの構成を
示す概念図であり、ｍビット／ワードを４ワード分転送
する例である。
る。図１（ａ）は本発明による記憶装置の一実施例の主
要部の構成を示すブロック図であり、Ｄ０〜Ｄ３の４ビ
ットのデータ入出力端子を備えるメモリ素子をｍ個使用
した例である。図１（ｂ）は図１（ａ）におけるライト
データ１及びリードデータ２のブロックデータの構成を
示す概念図であり、ｍビット／ワードを４ワード分転送
する例である。
【００１２】図１（ａ）において、符号化回路７０はラ
イトデータ１に対し誤り訂正用のチェックビット３を付
加する回路である。
イトデータ１に対し誤り訂正用のチェックビット３を付
加する回路である。
【００１３】ライトデータレジスタ１０〜１３はワード
０〜３のライトデータ１及び付加されたチェックビット
３を格納するレジスタである。
０〜３のライトデータ１及び付加されたチェックビット
３を格納するレジスタである。
【００１４】３ステートゲート２０〜２３はライトデー
タイネーブル信号によって書込み動作時にデータをデー
タバス３０〜３３に出力する回路である。
タイネーブル信号によって書込み動作時にデータをデー
タバス３０〜３３に出力する回路である。
【００１５】リードデータレジスタ４０〜４３は読出し
動作時にデータバス３０〜３３上のワード０〜３のリー
ドデータを格納するレジスタである。
動作時にデータバス３０〜３３上のワード０〜３のリー
ドデータを格納するレジスタである。
【００１６】セレクタ５０はワードセレクト信号によっ
て１ワード単位に順次データを選択する回路である。
て１ワード単位に順次データを選択する回路である。
【００１７】誤り訂正回路６０は１ビット誤り訂正・２
ビット誤り検出を行う回路である。
ビット誤り検出を行う回路である。
【００１８】データバス３０〜３３はブロックデータの
ワード０〜３に対応するバスであり、夫々ｍビットのデ
ータとそれに付加されたチェックビットのデータ幅を持
っている。
ワード０〜３に対応するバスであり、夫々ｍビットのデ
ータとそれに付加されたチェックビットのデータ幅を持
っている。
【００１９】メモリアレイ８０は、各々が４ビットのデ
ータ入出力を備えるｍ個のメモリ素子で構成され、各々
のメモリ素子のＤ０端子はデータバス３０と１ビットず
つ接続され、同様にＤ１端子はデータバス３１と、Ｄ２
端子はデータバス３２と、Ｄ３端子はデータバス３３と
夫々接続される。例えば、メモリ素子８００ のＤ０〜
Ｄ３端子はデータ線３０−０，３１−０，３２−０及び
３３−０によってデータバス３０〜３３と接続される。 ここで、図１（ｂ）を参照するとワード０〜３の夫々の
ビット０はメモリ素子８００ と対応し、同様にビット
ｉはメモリ素子８０ｉ と対応する。
ータ入出力を備えるｍ個のメモリ素子で構成され、各々
のメモリ素子のＤ０端子はデータバス３０と１ビットず
つ接続され、同様にＤ１端子はデータバス３１と、Ｄ２
端子はデータバス３２と、Ｄ３端子はデータバス３３と
夫々接続される。例えば、メモリ素子８００ のＤ０〜
Ｄ３端子はデータ線３０−０，３１−０，３２−０及び
３３−０によってデータバス３０〜３３と接続される。 ここで、図１（ｂ）を参照するとワード０〜３の夫々の
ビット０はメモリ素子８００ と対応し、同様にビット
ｉはメモリ素子８０ｉ と対応する。
【００２０】なお、メモリアレイ内のメモリ素子の構成
は、書込まれるワード数分の端子を有するメモリ素子を
、１ワードを構成するビット数分有する構成であれば良
い。
は、書込まれるワード数分の端子を有するメモリ素子を
、１ワードを構成するビット数分有する構成であれば良
い。
【００２１】次に、図２及び図３を参照して図１に示さ
れている本実施例の装置の動作を説明する。図２は書込
み動作のタイムチャートである。
れている本実施例の装置の動作を説明する。図２は書込
み動作のタイムチャートである。
【００２２】ライトデータ１としてワード０，１，２，
３の順にブロックデータ転送が行われると、符号化回路
７０は夫々のライトデータにチェックビット３を付加す
る。ライトデータレジスタ１０〜１３は転送順にライト
データ１及びチェックビット３を格納保持する。
３の順にブロックデータ転送が行われると、符号化回路
７０は夫々のライトデータにチェックビット３を付加す
る。ライトデータレジスタ１０〜１３は転送順にライト
データ１及びチェックビット３を格納保持する。
【００２３】３ステートゲート２０〜２３のライトデー
タイネーブル信号をイネーブル状態にすることによって
、ライトデータレジスタ１０〜１３に保持されているデ
ータを、データバス３０〜３１を介してメモリ素子のデ
ータ端子に入力し、ライトパルス信号（図示省略）によ
ってワード０〜３のブロックデータを各メモリ素子に振
分けて同時に書込む。
タイネーブル信号をイネーブル状態にすることによって
、ライトデータレジスタ１０〜１３に保持されているデ
ータを、データバス３０〜３１を介してメモリ素子のデ
ータ端子に入力し、ライトパルス信号（図示省略）によ
ってワード０〜３のブロックデータを各メモリ素子に振
分けて同時に書込む。
【００２４】図３は読出し動作のタイムチャートである
。メモリアレイ８０の各メモリ素子に振分けて書込まれ
たワード０〜３のブロックデータを同時に読出し、デー
タバス３０〜３３に出力する。このとき、３ステートゲ
ート２０〜２３のライトデータイネーブル信号は無効状
態に制御されている。リードデータレジスタ４０〜４３
はデータバス３０〜３１から対応するワードのデータを
取込む。
。メモリアレイ８０の各メモリ素子に振分けて書込まれ
たワード０〜３のブロックデータを同時に読出し、デー
タバス３０〜３３に出力する。このとき、３ステートゲ
ート２０〜２３のライトデータイネーブル信号は無効状
態に制御されている。リードデータレジスタ４０〜４３
はデータバス３０〜３１から対応するワードのデータを
取込む。
【００２５】セレクタ５０はワードセレクト信号に従っ
てリードデータレジスタ４０〜４３に格納したデータを
１ワード単位に順次出力する。誤り訂正回路６０はセレ
クタ５０から出力された１ワード単位のデータに対し、
１ビット誤り訂正・２ビット誤り検出動作を行ってリー
ドデータ２を出力する。
てリードデータレジスタ４０〜４３に格納したデータを
１ワード単位に順次出力する。誤り訂正回路６０はセレ
クタ５０から出力された１ワード単位のデータに対し、
１ビット誤り訂正・２ビット誤り検出動作を行ってリー
ドデータ２を出力する。
【００２６】ここで、１個のメモリ素子のデータビット
誤りパターンは１５通りであることは明らかである。例
えば、図１（ａ）のメモリ素子８００ から４ビットと
も誤ったデータがリードされたとき、これらの４ビット
は図１（ｂ）のブロックデータ上でワード０〜３に１ビ
ットずつ含まれていることになり、各ワード内では１ビ
ット誤りにしかならない。よって、誤り訂正回路６０で
は、その１ビット誤りを訂正できることになる。
誤りパターンは１５通りであることは明らかである。例
えば、図１（ａ）のメモリ素子８００ から４ビットと
も誤ったデータがリードされたとき、これらの４ビット
は図１（ｂ）のブロックデータ上でワード０〜３に１ビ
ットずつ含まれていることになり、各ワード内では１ビ
ット誤りにしかならない。よって、誤り訂正回路６０で
は、その１ビット誤りを訂正できることになる。
【００２７】つまり、１ビット誤り訂正・２ビット誤り
検出回路でバースト誤り訂正回路を採用したのと同等の
高信頼度の記憶装置を構成することができるのである。
検出回路でバースト誤り訂正回路を採用したのと同等の
高信頼度の記憶装置を構成することができるのである。
【００２８】
【発明の効果】以上説明したように本発明は、ブロック
データ転送を行う記憶装置において複数ビットのデータ
入出力端子を備えるメモリ素子を使用し、メモリ素子の
各々のデータビットが複数ワードからなるブロックデー
タの異なるワード中に１ビットずつ含まれるようにメモ
リアレイを構成し、１ワード単位に誤り訂正を実行する
ことによって、１個のメモリ素子に関するバースト誤り
を含む全てのデータビット誤りを１ビット誤りとして訂
正できるという効果がある。さらに、誤り訂正のために
付加するチェックビット用のメモリ素子数がバースト誤
り訂正の場合よりも削減できるため、安価に記憶装置を
構成できるという効果もある。
データ転送を行う記憶装置において複数ビットのデータ
入出力端子を備えるメモリ素子を使用し、メモリ素子の
各々のデータビットが複数ワードからなるブロックデー
タの異なるワード中に１ビットずつ含まれるようにメモ
リアレイを構成し、１ワード単位に誤り訂正を実行する
ことによって、１個のメモリ素子に関するバースト誤り
を含む全てのデータビット誤りを１ビット誤りとして訂
正できるという効果がある。さらに、誤り訂正のために
付加するチェックビット用のメモリ素子数がバースト誤
り訂正の場合よりも削減できるため、安価に記憶装置を
構成できるという効果もある。
【図１】本発明の実施例による記憶装置及びこれに記憶
されるデータの構成を示すブロック図である。
されるデータの構成を示すブロック図である。
【図２】図１の記憶装置の書込み動作のタイムチャート
である。
である。
【図３】図１の記憶装置の読出し動作のタイムチャート
である。
である。
【図４】一般的なページモード動作を示すタイムチャー
トである。
トである。
１０〜１３ ライトデータレジスタ
２０〜２３ ３ステートゲート回路
３０〜３３ データバス
４０〜４３ リードデータレジスタ
５０ セレクタ
６０ 誤り訂正回路
７０ 符号化回路
８０ メモリアレイ
Claims (1)
- 【請求項１】 １ワードがｍ（ｍは正の整数）ビット
で構成されるデータのｎ（ｎは正の整数）ワード分を記
憶する記憶装置であって、ｎ個の入出力端子を有するｍ
個のメモリ素子と、前記データの１ワードの各構成ビッ
トを前記ｍ個のメモリ素子に振分けてｎワード分書込む
書込部と、このｍ個のメモリ素子に振分けて書込まれた
ｎワード分のデータを読出して元のデータの状態に戻す
読出部と、この読出後のデータについて１ワード毎に誤
り訂正する誤り訂正部とを有することを特徴とする記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3089465A JPH04299755A (ja) | 1991-03-28 | 1991-03-28 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3089465A JPH04299755A (ja) | 1991-03-28 | 1991-03-28 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04299755A true JPH04299755A (ja) | 1992-10-22 |
Family
ID=13971461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3089465A Pending JPH04299755A (ja) | 1991-03-28 | 1991-03-28 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04299755A (ja) |
-
1991
- 1991-03-28 JP JP3089465A patent/JPH04299755A/ja active Pending
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