JPH0430119B2 - - Google Patents
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- JPH0430119B2 JPH0430119B2 JP58115887A JP11588783A JPH0430119B2 JP H0430119 B2 JPH0430119 B2 JP H0430119B2 JP 58115887 A JP58115887 A JP 58115887A JP 11588783 A JP11588783 A JP 11588783A JP H0430119 B2 JPH0430119 B2 JP H0430119B2
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- JP
- Japan
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- refresh
- circuit
- data
- address
- word
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、半導体記憶装置に関し、特に簡単な
回路構成により各メモリセルをシリアルにかつ高
速度でアクセスできるようにした記憶装置に関す
る。
回路構成により各メモリセルをシリアルにかつ高
速度でアクセスできるようにした記憶装置に関す
る。
技術の背景
例えばダイナミツクランダムアクセスメモリ等
の半導体記憶装置においては、オートリフレツシ
ユ機能あるいはニブルモードによる読み出し機能
等が設けられたものがあり、これらの機能を実現
するためには各メモリセルのデータを順次シリア
ルにアクセスする機能が必要とされる。そして、
この場合、シリアルアクセスは高速度で行なわれ
ることが必要であると共に、シリアルアクセスの
ために使用される回路部分が少なくしたがつてシ
リアルアクセス時における消費電力が少ないこと
が必要とされる。
の半導体記憶装置においては、オートリフレツシ
ユ機能あるいはニブルモードによる読み出し機能
等が設けられたものがあり、これらの機能を実現
するためには各メモリセルのデータを順次シリア
ルにアクセスする機能が必要とされる。そして、
この場合、シリアルアクセスは高速度で行なわれ
ることが必要であると共に、シリアルアクセスの
ために使用される回路部分が少なくしたがつてシ
リアルアクセス時における消費電力が少ないこと
が必要とされる。
従来技術と問題点
従来、オートリフレツシユ機能を有するダイナ
ミツクランダムアクセスメモリ装置においては、
オートリフレツシユ時はリフレツシユアドレスカ
ウンタ出力をアドレス切換回路を介して通常動作
用のアドレスバツフアに入力し、さらにローデコ
ーダすなわちワードデコーダによつて目的とする
１本のワード線を選択してリフレツシユ動作を行
なつていた。
ミツクランダムアクセスメモリ装置においては、
オートリフレツシユ時はリフレツシユアドレスカ
ウンタ出力をアドレス切換回路を介して通常動作
用のアドレスバツフアに入力し、さらにローデコ
ーダすなわちワードデコーダによつて目的とする
１本のワード線を選択してリフレツシユ動作を行
なつていた。
ところが、このような従来形のメモリ装置にお
いては、オートリフレツシユ時にも通常の動作と
同様にアドレス切換回路、アドレスバツフアおよ
びローデコーダを動作させていたため、オートリ
フレツシユのためにかなりの電力を消費し、かつ
オートリフレツシユ動作の速度を通常のアクセス
動作の速度より高速化することは不可能となり、
したがつて、記憶装置全体の動作速度をより高速
化することが不可能であるという不都合があつ
た。
いては、オートリフレツシユ時にも通常の動作と
同様にアドレス切換回路、アドレスバツフアおよ
びローデコーダを動作させていたため、オートリ
フレツシユのためにかなりの電力を消費し、かつ
オートリフレツシユ動作の速度を通常のアクセス
動作の速度より高速化することは不可能となり、
したがつて、記憶装置全体の動作速度をより高速
化することが不可能であるという不都合があつ
た。
また、シリアルアクセスを行なうメモリ装置と
してニブルモードによる動作が可能なものがある
が、従来形のニブルモード機能を有するメモリ装
置においては、複数のメモリセルからのデータを
複数本のデータバスを介してデータレジスタに並
列に転送し、このデータレジスタに格納された複
数ビツトのデータをシリアルに出力していた。
してニブルモードによる動作が可能なものがある
が、従来形のニブルモード機能を有するメモリ装
置においては、複数のメモリセルからのデータを
複数本のデータバスを介してデータレジスタに並
列に転送し、このデータレジスタに格納された複
数ビツトのデータをシリアルに出力していた。
しかしながら、このようなメモリ装置において
は、１回のアクセスによつて読み出されるデータ
のビツト数を多くする必要がある場合には、デー
タバスの本数およびデータレジスタのビツト数を
増大する必要があり、ハードウエア量が極めて多
くなるという不都合があつた。
は、１回のアクセスによつて読み出されるデータ
のビツト数を多くする必要がある場合には、デー
タバスの本数およびデータレジスタのビツト数を
増大する必要があり、ハードウエア量が極めて多
くなるという不都合があつた。
発明の目的
本発明の目的は、前述の従来形における問題点
に鑑み、半導体記憶装置において、アドレスデコ
ーダと並列的にシフトレジスタを設け該シフトレ
ジスタから順次選択信号を印加するという構想に
基づき、簡単な回路構成により、シリアルアクセ
スが高速度で行なわれるようにすると共にシリア
ルアクセス時の消費電力を軽減することにある。
に鑑み、半導体記憶装置において、アドレスデコ
ーダと並列的にシフトレジスタを設け該シフトレ
ジスタから順次選択信号を印加するという構想に
基づき、簡単な回路構成により、シリアルアクセ
スが高速度で行なわれるようにすると共にシリア
ルアクセス時の消費電力を軽減することにある。
発明の構成
そしてこの目的は、行選択線および列選択線を
選択してメモリセルを選択することによりデータ
の入出力を行なう構成を具備し、通常動作とリフ
レツシユ動作を行うランダムアクセスメモリ装置
であつて、行選択線を順次選択するシフトレジス
タを設け、リフレツシユ時に、行デコーダからの
信号に代えて該シフトレジスタからの信号によつ
て、該行選択線を順次選択するようにしたことを
特徴とする半導体記憶装置を提供することによつ
て達成される。
選択してメモリセルを選択することによりデータ
の入出力を行なう構成を具備し、通常動作とリフ
レツシユ動作を行うランダムアクセスメモリ装置
であつて、行選択線を順次選択するシフトレジス
タを設け、リフレツシユ時に、行デコーダからの
信号に代えて該シフトレジスタからの信号によつ
て、該行選択線を順次選択するようにしたことを
特徴とする半導体記憶装置を提供することによつ
て達成される。
発明の実施例
以下図面により本発明の実施例を従来例と比較
しながら説明する。
しながら説明する。
第１図は、従来形のオートリフレツシユ機能を
有するダイナミツクランダムアクセスメモリの構
成を部分的に示す。同図において、メモリセルア
レイ１は複数のワード線WLおよび複数のビツト
線BLの交差部に配列された複数のメモリセル
MCによつて構成されたものである。２はワード
線を選択するローデコーダ、３はローデコーダ２
に反転および非反転アドレス信号Ａ，を入力す
るアドレスバツフア、４はローデコーダ２にワー
ドドライブ信号WDを印加するワードドライブ回
路である。５はアドレス切換回路、６はローイネ
ーブル回路、７はリフレツシユイネーブル回路で
あり、８はリフレツシユアドレスカウンタであ
る。なお、第１図においては、コラムデコーダそ
の他の部分は省略されている。
有するダイナミツクランダムアクセスメモリの構
成を部分的に示す。同図において、メモリセルア
レイ１は複数のワード線WLおよび複数のビツト
線BLの交差部に配列された複数のメモリセル
MCによつて構成されたものである。２はワード
線を選択するローデコーダ、３はローデコーダ２
に反転および非反転アドレス信号Ａ，を入力す
るアドレスバツフア、４はローデコーダ２にワー
ドドライブ信号WDを印加するワードドライブ回
路である。５はアドレス切換回路、６はローイネ
ーブル回路、７はリフレツシユイネーブル回路で
あり、８はリフレツシユアドレスカウンタであ
る。なお、第１図においては、コラムデコーダそ
の他の部分は省略されている。
第１図において、通常のアクセス動作の場合
は、ローアドレスストローブ信号が低レベ
ルになり、ローイネーブル回路６からワードドラ
イブ回路４およびアドレスバツフア３にローイネ
ーブル信号RE，が印加される。この時、リフ
レツシユ信号は高レベルとなつており、リ
フレツシユイネーブル回路７からはリフレツシユ
イネーブル信号REF，は出力されない。こ
のため、アドレス切り換え回路５は外部アドレス
信号AEXTをアドレスバツフア３に入力するよう
に切り換えられている。そして、アドレスバツフ
ア３はこの入力された外部アドレス信号AEXTの
各ビツトの非反転および反転アドレス信号Ａ，
をローデコーダ２に入力する。また、ローイネー
ブル信号RE，によつてワードドライブ回路４
が作動しワードドライブ信号WDを発生してロー
デコーダ２に入力する。ローデコーダ２は入力さ
れた非反転および反転アドレス信号Ａ，をデコ
ードしてワード線WLを選択し、選択されたワー
ド線WLにワードドライブ信号WDを印加する。
これにより、選択されたワード線WLと図示しな
いコラムデコーダ等によつて選択されたビツト線
BLとに接続されたメモリセルMCにアクセスが
行なわれる。
は、ローアドレスストローブ信号が低レベ
ルになり、ローイネーブル回路６からワードドラ
イブ回路４およびアドレスバツフア３にローイネ
ーブル信号RE，が印加される。この時、リフ
レツシユ信号は高レベルとなつており、リ
フレツシユイネーブル回路７からはリフレツシユ
イネーブル信号REF，は出力されない。こ
のため、アドレス切り換え回路５は外部アドレス
信号AEXTをアドレスバツフア３に入力するよう
に切り換えられている。そして、アドレスバツフ
ア３はこの入力された外部アドレス信号AEXTの
各ビツトの非反転および反転アドレス信号Ａ，
をローデコーダ２に入力する。また、ローイネー
ブル信号RE，によつてワードドライブ回路４
が作動しワードドライブ信号WDを発生してロー
デコーダ２に入力する。ローデコーダ２は入力さ
れた非反転および反転アドレス信号Ａ，をデコ
ードしてワード線WLを選択し、選択されたワー
ド線WLにワードドライブ信号WDを印加する。
これにより、選択されたワード線WLと図示しな
いコラムデコーダ等によつて選択されたビツト線
BLとに接続されたメモリセルMCにアクセスが
行なわれる。
これに対して、オートリフレツシユ時はリフレ
ツシユ信号が低レベルになる。これによ
り、ワードドライブ回路４およびアドレスバツフ
ア３は前記と同様の動作を行なうが、リフレツシ
ユイネーブル回路７はリフレツシユ信号が
低レベルであるためリフレツシユイネーブル信号
RFE，をアクテイブにしてアドレス切り換
え回路５に印加する。これにより、アドレス切り
換え回路５はリフレツシユアドレスカウンタ８か
らのリフレツシユアドレスAREFをアドレスバツフ
ア３に入力するように切り換えられる。したがつ
て、アドレスバツフア３はリフレツシユアドレス
AREFの各ビツトの非反転および反転アドレス信号
Ａ，を作成してローデコーダ２に印加する。リ
フレツシユアドレスカウンタ８はリフレツシユア
ドレス信号AREFを順次更新しているため、ローデ
コーダ２によつて各ワード線WLが順次選択さ
れ、ワード線ごとにリフレツシユ動作が行なわれ
る。
ツシユ信号が低レベルになる。これによ
り、ワードドライブ回路４およびアドレスバツフ
ア３は前記と同様の動作を行なうが、リフレツシ
ユイネーブル回路７はリフレツシユ信号が
低レベルであるためリフレツシユイネーブル信号
RFE，をアクテイブにしてアドレス切り換
え回路５に印加する。これにより、アドレス切り
換え回路５はリフレツシユアドレスカウンタ８か
らのリフレツシユアドレスAREFをアドレスバツフ
ア３に入力するように切り換えられる。したがつ
て、アドレスバツフア３はリフレツシユアドレス
AREFの各ビツトの非反転および反転アドレス信号
Ａ，を作成してローデコーダ２に印加する。リ
フレツシユアドレスカウンタ８はリフレツシユア
ドレス信号AREFを順次更新しているため、ローデ
コーダ２によつて各ワード線WLが順次選択さ
れ、ワード線ごとにリフレツシユ動作が行なわれ
る。
ところが、第１図の従来形の記憶装置において
は、オートリフレツシユ時にも通常の動作と同様
にアドレス切換回路５、アドレスバツフア３およ
びローデコーダ２等を動作させていたため前述の
ような不都合があつた。
は、オートリフレツシユ時にも通常の動作と同様
にアドレス切換回路５、アドレスバツフア３およ
びローデコーダ２等を動作させていたため前述の
ような不都合があつた。
第２図は、このような従来形の不都合を解消す
るために考案された本発明の１実施例に係わる半
導体記憶装置を部分的に示す。同図において、メ
モリセルアレイ１、アドレスバツフア３およびリ
フレツシユイネーブル回路７は第１図の装置に用
いられているものと同じであり同一参照数字で示
されている。参照数字９は、ローデコーダおよび
リフレツシユアドレスレジスタとしてのシフトレ
ジスタを含む語選択回路である。ワードドライブ
回路１０は、ローイネーブル回路１１から入力さ
れるローイネーブル信号RE，の他にリフレツ
シユイネーブル回路７から入力されるリフレツシ
ユイネーブル信号RFE，によつて制御され、
語選択回路９にワードドライブ信号WDを供給す
るものである。また、ローイネーブル回路１１
は、ローアドレスストローブ信号の入力に
応じてローイネーブル信号RE，を出力するも
のである。なお、語選択回路９内のリフレツシユ
アドレスレジスタはローデコーダと並列的に設け
られており、例えばワード線WLと同じ段数を有
し各段が各々のワード線に対応している。そし
て、該リフレツシユアドレスレジスタはいわゆる
リングカウンタ形式で動作し、全ビツトのうちで
１ビツトのみが“１”であり他はすべて“０”と
なつている。この“１”である１ビツトによつて
目的とする１本のワード線を順次選択することに
よりオートリフレツシユ動作を行なう。
るために考案された本発明の１実施例に係わる半
導体記憶装置を部分的に示す。同図において、メ
モリセルアレイ１、アドレスバツフア３およびリ
フレツシユイネーブル回路７は第１図の装置に用
いられているものと同じであり同一参照数字で示
されている。参照数字９は、ローデコーダおよび
リフレツシユアドレスレジスタとしてのシフトレ
ジスタを含む語選択回路である。ワードドライブ
回路１０は、ローイネーブル回路１１から入力さ
れるローイネーブル信号RE，の他にリフレツ
シユイネーブル回路７から入力されるリフレツシ
ユイネーブル信号RFE，によつて制御され、
語選択回路９にワードドライブ信号WDを供給す
るものである。また、ローイネーブル回路１１
は、ローアドレスストローブ信号の入力に
応じてローイネーブル信号RE，を出力するも
のである。なお、語選択回路９内のリフレツシユ
アドレスレジスタはローデコーダと並列的に設け
られており、例えばワード線WLと同じ段数を有
し各段が各々のワード線に対応している。そし
て、該リフレツシユアドレスレジスタはいわゆる
リングカウンタ形式で動作し、全ビツトのうちで
１ビツトのみが“１”であり他はすべて“０”と
なつている。この“１”である１ビツトによつて
目的とする１本のワード線を順次選択することに
よりオートリフレツシユ動作を行なう。
第２図の記憶装置においては、通常のアクセス
動作が行なわれる場合には、ローアドレスストロ
ーブ信号が低レベルにされ、リフレツシユ
信号は高レベルに保持される。これによ
り、ローイネーブル回路１１からローイネーブル
信号RE，が出力されてワードドライブ回路１
０およびアドレスバツフア３に印加される。これ
により、アドレスバツフア３が活性化され、該ア
ドレスバツフア３に入力される外部アドレス信号
AEXTの各ビツトに対応する非反転および反転ア
ドレス信号Ａ，が作成されて語選択回路９に入
力される。また、ワードドライブ回路１０も活性
化されてワードドライブ信号WDが作成され語選
択回路９に印加される。語選択回路９において内
部のローデコーダが入力された非反転および反転
アドレス信号Ａ，をデコードし、１本のワード
線WLを選択して該ワードドライブ信号WDを印
加する。また、図示しないコラムデコーダによつ
てビツト線BLが選択され、選択されたワード線
WLおよび選択されたビツト線BLに接続された
メモリセルMCにアクセスが行なわれデータの読
み出しまたは書き込みが行なわれる。
動作が行なわれる場合には、ローアドレスストロ
ーブ信号が低レベルにされ、リフレツシユ
信号は高レベルに保持される。これによ
り、ローイネーブル回路１１からローイネーブル
信号RE，が出力されてワードドライブ回路１
０およびアドレスバツフア３に印加される。これ
により、アドレスバツフア３が活性化され、該ア
ドレスバツフア３に入力される外部アドレス信号
AEXTの各ビツトに対応する非反転および反転ア
ドレス信号Ａ，が作成されて語選択回路９に入
力される。また、ワードドライブ回路１０も活性
化されてワードドライブ信号WDが作成され語選
択回路９に印加される。語選択回路９において内
部のローデコーダが入力された非反転および反転
アドレス信号Ａ，をデコードし、１本のワード
線WLを選択して該ワードドライブ信号WDを印
加する。また、図示しないコラムデコーダによつ
てビツト線BLが選択され、選択されたワード線
WLおよび選択されたビツト線BLに接続された
メモリセルMCにアクセスが行なわれデータの読
み出しまたは書き込みが行なわれる。
これに対して、オートリフレツシユ時には、リ
フレツシユ信号が低レベルとされリフレツ
シユイネーブル回路７からリフレツシユイネーブ
ル信号RFE，がワードドライブ回路１０お
よび語選択回路９に印加される。これにより、ワ
ードドライブ回路１０はワードドライブ信号WD
を作成し語選択回路９に印加する。また、語選択
回路９はリフレツシユイネーブル信号RFE，
RFEの印加によりローデコーダからの信号に代
えて内部のシフトレジスタからの信号によつてワ
ード線WLを選択し選択したワード線WLにワー
ドドライブ信号WDを印加する。これにより、ワ
ード線WLのリフレツシユ動作が行なわれる。そ
して、該シフトレジスタすなわちリフレツシユア
ドレスレジスタにおいてはデータ１が順次シフト
されて各ワード線WLが順次リフレツシユされ
る。
フレツシユ信号が低レベルとされリフレツ
シユイネーブル回路７からリフレツシユイネーブ
ル信号RFE，がワードドライブ回路１０お
よび語選択回路９に印加される。これにより、ワ
ードドライブ回路１０はワードドライブ信号WD
を作成し語選択回路９に印加する。また、語選択
回路９はリフレツシユイネーブル信号RFE，
RFEの印加によりローデコーダからの信号に代
えて内部のシフトレジスタからの信号によつてワ
ード線WLを選択し選択したワード線WLにワー
ドドライブ信号WDを印加する。これにより、ワ
ード線WLのリフレツシユ動作が行なわれる。そ
して、該シフトレジスタすなわちリフレツシユア
ドレスレジスタにおいてはデータ１が順次シフト
されて各ワード線WLが順次リフレツシユされ
る。
第３図は、語選択回路９内に設けられたワード
線１本分に対応する回路の詳細を示す。同図の回
路は、ローデコーダを構成するノアゲート１２、
リフレツシユアドレスレジスタを構成する１段分
のリフレツシユアドレスレジスタ回路１３、そし
てトランジスタQ1，Q2およびQ3を具備する。
線１本分に対応する回路の詳細を示す。同図の回
路は、ローデコーダを構成するノアゲート１２、
リフレツシユアドレスレジスタを構成する１段分
のリフレツシユアドレスレジスタ回路１３、そし
てトランジスタQ1，Q2およびQ3を具備する。
第３図の回路においては、通常のアクセス動作
時にはリフレツシユイネーブル信号RFEが低レ
ベル、反転リフレツシユイネーブル信号が
高レベルとなる。これにより、トランジスタQ1
がカツトオフし、トランジスタQ2がオンとなる。
したがつて、ローデコーダ回路のノアゲート１２
の出力がトランジスタQ2を介してトランジスタ
Q3のゲートに印加される。これにより、トラン
ジスタQ3がオンとなりワードドライブ信号WDが
選択ワード線WLに印加される。これに対して、
オートリフレツシユ時にはリフレツシユイネーブ
ル信号RFEが高レベル、反転リフレツシユイネ
ーブル信号が低レベルとなり、トランジス
タQ1がオン、トランジスタQ2がオフとなる。し
たがつて、リフレツシユアドレスレジスタ回路１
３からの信号がトランジスタQ1を介してトラン
ジスタQ3のゲートに印加され、該リフレツシユ
アドレスレジスタ回路１３の出力が“１”の場合
はトランジスタQ3がオンとなつてワードドライ
ブ信号WDがワード線WLに印加される。もし、
リフレツシユアドレスレジスタ回路１３の出力が
“０”であれば、トランジスタQ3がオフのままと
なり対応ワード線WLにはワードドライブ信号
WDが印加されない。このようにして、リフレツ
シユアドレスレジスタの各段の内出力が“１”で
あるワード線WLのみが選択され順次リフレツシ
ユ動作が行なわれる。
時にはリフレツシユイネーブル信号RFEが低レ
ベル、反転リフレツシユイネーブル信号が
高レベルとなる。これにより、トランジスタQ1
がカツトオフし、トランジスタQ2がオンとなる。
したがつて、ローデコーダ回路のノアゲート１２
の出力がトランジスタQ2を介してトランジスタ
Q3のゲートに印加される。これにより、トラン
ジスタQ3がオンとなりワードドライブ信号WDが
選択ワード線WLに印加される。これに対して、
オートリフレツシユ時にはリフレツシユイネーブ
ル信号RFEが高レベル、反転リフレツシユイネ
ーブル信号が低レベルとなり、トランジス
タQ1がオン、トランジスタQ2がオフとなる。し
たがつて、リフレツシユアドレスレジスタ回路１
３からの信号がトランジスタQ1を介してトラン
ジスタQ3のゲートに印加され、該リフレツシユ
アドレスレジスタ回路１３の出力が“１”の場合
はトランジスタQ3がオンとなつてワードドライ
ブ信号WDがワード線WLに印加される。もし、
リフレツシユアドレスレジスタ回路１３の出力が
“０”であれば、トランジスタQ3がオフのままと
なり対応ワード線WLにはワードドライブ信号
WDが印加されない。このようにして、リフレツ
シユアドレスレジスタの各段の内出力が“１”で
あるワード線WLのみが選択され順次リフレツシ
ユ動作が行なわれる。
上述のように、第２図および第３図を参照して
説明した記憶装置においては、リフレツシユ動作
時はアドレスバツフアおよびワードデコーダは動
作の必要がなくかつワード線の選択信号はリフレ
ツシユアドレスレジスタから直接ワード線に印加
されるため高速動作が期待できると共に消費電力
を軽減することが可能になる。また、語選択回路
９において用いられているリフレツシユアドレス
レジスタすなわちシフトレジスタはランダムなデ
ータを転送するものではなく、１ビツトの“１”
のみを順次転送するリングカウンタ形式の回路で
あるため、従来の一般的なシフトレジスタよりも
大幅に回路構成を簡略化することが可能である。
説明した記憶装置においては、リフレツシユ動作
時はアドレスバツフアおよびワードデコーダは動
作の必要がなくかつワード線の選択信号はリフレ
ツシユアドレスレジスタから直接ワード線に印加
されるため高速動作が期待できると共に消費電力
を軽減することが可能になる。また、語選択回路
９において用いられているリフレツシユアドレス
レジスタすなわちシフトレジスタはランダムなデ
ータを転送するものではなく、１ビツトの“１”
のみを順次転送するリングカウンタ形式の回路で
あるため、従来の一般的なシフトレジスタよりも
大幅に回路構成を簡略化することが可能である。
第４図は、従来形のニブルモード機能を有する
ダイナミツクランダムアクセスメモリの概略の構
成を示す。同図において、１４は例えば256×256
ビツトのメモリセルがマトリツクス状に配列され
たメモリセルアレイ、１５は入出力ゲート、１６
はコラムデコーダ、１７は例えば４ビツトのデー
タレジスタ、１８は４ビツトのシフトレジスタ、
そして１９は出力バツフアである。また、入出力
ゲート１５とデータレジスタ１７とは例えば４本
並列の信号線から成るデータバス２０によつて接
続されている。
ダイナミツクランダムアクセスメモリの概略の構
成を示す。同図において、１４は例えば256×256
ビツトのメモリセルがマトリツクス状に配列され
たメモリセルアレイ、１５は入出力ゲート、１６
はコラムデコーダ、１７は例えば４ビツトのデー
タレジスタ、１８は４ビツトのシフトレジスタ、
そして１９は出力バツフアである。また、入出力
ゲート１５とデータレジスタ１７とは例えば４本
並列の信号線から成るデータバス２０によつて接
続されている。
第４図の記憶装置においては、図示しないロー
デコーダによつて１本のワード線が選択され、か
つコラムデコーダ１６によつて例えば４本のビツ
ト線が選択される。つまりそれら選択ビツト線に
接続された入出力ゲート１５中の各トランスフ
ア・ゲート４個が駆動される。これにより、メモ
リセルアレイ１４から４ビツトのデータが入出力
ゲート１５によつて読み出され、データバスDB
を介して並列にデータレジスタ１７に転送され
る。そして、データレジスタ１７に転送された４
ビツト並列のデータはシフトレジスタ１８から発
生される転送パルスによりシリアルに出力され出
力バツフア１９を介してデータ出力DOUTとして読
み出される。このような構成により、メモリセル
アレイ１４を１回アクセスするのみで４ビツトの
データが読み出され、この４ビツトのデータを順
次シリアルに出力するから、１ビツトずつアクセ
スする場合に比べてより高速度でデータ読み出し
を行なうことができる。このような動作態様をニ
ブルモードと称しており、画像メモリ等のシリア
ルなデータを高速度で読み出す必要がある記憶装
置に用いられている。
デコーダによつて１本のワード線が選択され、か
つコラムデコーダ１６によつて例えば４本のビツ
ト線が選択される。つまりそれら選択ビツト線に
接続された入出力ゲート１５中の各トランスフ
ア・ゲート４個が駆動される。これにより、メモ
リセルアレイ１４から４ビツトのデータが入出力
ゲート１５によつて読み出され、データバスDB
を介して並列にデータレジスタ１７に転送され
る。そして、データレジスタ１７に転送された４
ビツト並列のデータはシフトレジスタ１８から発
生される転送パルスによりシリアルに出力され出
力バツフア１９を介してデータ出力DOUTとして読
み出される。このような構成により、メモリセル
アレイ１４を１回アクセスするのみで４ビツトの
データが読み出され、この４ビツトのデータを順
次シリアルに出力するから、１ビツトずつアクセ
スする場合に比べてより高速度でデータ読み出し
を行なうことができる。このような動作態様をニ
ブルモードと称しており、画像メモリ等のシリア
ルなデータを高速度で読み出す必要がある記憶装
置に用いられている。
ところが、第４図の記憶装置においては、１回
のアクセスで読み出されるデータのビツト数を例
えば８ビツトあるいは16ビツトさらには256ビツ
ト等のように増大する必要がある場合には、デー
タバス２０およびデータレジスタ１７等のビツト
数を増大する必要があり、ハードウエア量が極め
て多くなるという不都合があつた。
のアクセスで読み出されるデータのビツト数を例
えば８ビツトあるいは16ビツトさらには256ビツ
ト等のように増大する必要がある場合には、デー
タバス２０およびデータレジスタ１７等のビツト
数を増大する必要があり、ハードウエア量が極め
て多くなるという不都合があつた。
第５図は、本発明の実施例に係わる半導体記憶
装置としての、ニブルモード機能を有するメモリ
装置の構成を示す。同図において、メモリセルア
レイ１４および出力バツフア１９は第４図の装置
のものと同じであり、同じ参照数字で示されてい
る。そして、第５図のメモリ装置が第４図のもの
と異なる点は、第５図のメモリ装置においては入
出力ゲート２１と出力バツフア１９とを接続する
データバス２４が１本即ち１ビツト分しか設けら
れていない点およびコラムデコーダ２２と並列的
にシフトレジスタ２３が設けられている点であ
る。シフトレジスタ２３は第２図の記憶装置に用
いられているリフレツシユアドレスレジスタと同
様に、リングカウンタ形式のものが用いられ、例
えば256段の内の１段のみが“１”を出力し他の
段はすべて“０”を出力するようにされる。
装置としての、ニブルモード機能を有するメモリ
装置の構成を示す。同図において、メモリセルア
レイ１４および出力バツフア１９は第４図の装置
のものと同じであり、同じ参照数字で示されてい
る。そして、第５図のメモリ装置が第４図のもの
と異なる点は、第５図のメモリ装置においては入
出力ゲート２１と出力バツフア１９とを接続する
データバス２４が１本即ち１ビツト分しか設けら
れていない点およびコラムデコーダ２２と並列的
にシフトレジスタ２３が設けられている点であ
る。シフトレジスタ２３は第２図の記憶装置に用
いられているリフレツシユアドレスレジスタと同
様に、リングカウンタ形式のものが用いられ、例
えば256段の内の１段のみが“１”を出力し他の
段はすべて“０”を出力するようにされる。
第５図のメモリ装置においては、通常のアクセ
ス動作の場合は、図示しないローデコーダによつ
て１本のワード線が選択され、コラムデコーダ２
２によつて該選択ワード線に接続された複数のメ
モリセルの内の１ビツトが選択され、入出力ゲー
ト２１、データバス２４および出力バツフア１９
を介してデータ出力DOUTとして取り出される。
ス動作の場合は、図示しないローデコーダによつ
て１本のワード線が選択され、コラムデコーダ２
２によつて該選択ワード線に接続された複数のメ
モリセルの内の１ビツトが選択され、入出力ゲー
ト２１、データバス２４および出力バツフア１９
を介してデータ出力DOUTとして取り出される。
これに対して、シリアル読み出しを行なう場合
は図示しないローデコーダによつて１本のワード
線が選択され、シフトレジスタ２３からの信号に
よつて１本のビツト線が選択される。これにより
１ビツト分のデータが入出力ゲート２１、データ
バス２４および出力バツフア１９を介してデータ
出力DOUTとして取り出される。そして、図示しな
いローデコーダが１本のワード線を選択している
状態で、シフトレジスタ２３のデータ“１”が順
次シフトされ選択ワード線に接続されたメモリセ
ルからのデータが順次同様にしてシリアルに読み
出される。
は図示しないローデコーダによつて１本のワード
線が選択され、シフトレジスタ２３からの信号に
よつて１本のビツト線が選択される。これにより
１ビツト分のデータが入出力ゲート２１、データ
バス２４および出力バツフア１９を介してデータ
出力DOUTとして取り出される。そして、図示しな
いローデコーダが１本のワード線を選択している
状態で、シフトレジスタ２３のデータ“１”が順
次シフトされ選択ワード線に接続されたメモリセ
ルからのデータが順次同様にしてシリアルに読み
出される。
第５図に示すような構成を用いることにより、
データバスの本数およびデータレジスタのビツト
数に制限されることなく多数のビツトのデータを
シリアルにアクセスすることが可能になる。な
お、第５図の回路においてはデータバス２４等を
含む出力データの転送経路は１系統であると説明
したが、例えばデータバス等を２系統設けること
によつてデータ読出速度をより高速化することも
可能である。
データバスの本数およびデータレジスタのビツト
数に制限されることなく多数のビツトのデータを
シリアルにアクセスすることが可能になる。な
お、第５図の回路においてはデータバス２４等を
含む出力データの転送経路は１系統であると説明
したが、例えばデータバス等を２系統設けること
によつてデータ読出速度をより高速化することも
可能である。
発明の効果
このように、本発明によれば、リフレツシユ時
に、行デコーダからの信号に代えてシフトレジス
タからの信号で行選択線を順次選択することによ
つて、半導体記憶装置（DRAM）におけるリフ
レツシユ時の消費電力を低減することが可能にな
る。
に、行デコーダからの信号に代えてシフトレジス
タからの信号で行選択線を順次選択することによ
つて、半導体記憶装置（DRAM）におけるリフ
レツシユ時の消費電力を低減することが可能にな
る。
第１図は従来形のオートリフレツシユ機能を有
する半導体記憶装置の構成を示すブロツク回路
図、第２図は本発明の１実施例に係わるオートリ
フレツシユ機能を有する半導体記憶装置の構成を
示すブロツク回路図、第３図は第２図における語
選択回路の詳細を示すブロツク回路図、第４図は
従来形のニブルモード機能を有する半導体記憶装
置の構成を示すブロツク回路図、第５図は本発明
の実施例に係わるニブルモード機能を有する半導
体記憶装置の構成を示すブロツク回路図である。 １，１４……メモリセルアレイ、２……ローデ
コーダ、３……アドレスバツフア、４，１０……
ワードドライブ回路、５……アドレス切換回路、
６，１１……ローイネーブル回路、７……リフレ
ツシユイネーブル回路、８……リフレツシユアド
レスカウンタ、９……語選択回路、１２……
NORゲート回路、１３……リフレツシユアドレ
スレジスタ回路、１５，２１……入出力ゲート、
１６，２２……コラムデコーダ、１７……データ
レジスタ、１８……シフトレジスタ、１９……出
力バツフア、２０，２４……データバス、２３…
…シフトレジスタ、WL……ワード線、BL……
ビツト線、MC……メモリセル、Q1，Q2，Q3…
…トランジスタ。
する半導体記憶装置の構成を示すブロツク回路
図、第２図は本発明の１実施例に係わるオートリ
フレツシユ機能を有する半導体記憶装置の構成を
示すブロツク回路図、第３図は第２図における語
選択回路の詳細を示すブロツク回路図、第４図は
従来形のニブルモード機能を有する半導体記憶装
置の構成を示すブロツク回路図、第５図は本発明
の実施例に係わるニブルモード機能を有する半導
体記憶装置の構成を示すブロツク回路図である。 １，１４……メモリセルアレイ、２……ローデ
コーダ、３……アドレスバツフア、４，１０……
ワードドライブ回路、５……アドレス切換回路、
６，１１……ローイネーブル回路、７……リフレ
ツシユイネーブル回路、８……リフレツシユアド
レスカウンタ、９……語選択回路、１２……
NORゲート回路、１３……リフレツシユアドレ
スレジスタ回路、１５，２１……入出力ゲート、
１６，２２……コラムデコーダ、１７……データ
レジスタ、１８……シフトレジスタ、１９……出
力バツフア、２０，２４……データバス、２３…
…シフトレジスタ、WL……ワード線、BL……
ビツト線、MC……メモリセル、Q1，Q2，Q3…
…トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 行選択線および列選択線を選択してメモリセ
ルを選択することによりデータの入出力を行なう
構成を具備し、通常動作とリフレツシユ動作を行
うランダムアクセスメモリ装置であつて、 行選択線を順次選択するシフトレジスタを設
け、リフレツシユ時に、行デコーダからの信号に
代えて該シフトレジスタからの信号によつて、該
行選択線を順次選択するようにしたことを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115887A JPS6010493A (ja) | 1983-06-29 | 1983-06-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115887A JPS6010493A (ja) | 1983-06-29 | 1983-06-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6010493A JPS6010493A (ja) | 1985-01-19 |
| JPH0430119B2 true JPH0430119B2 (ja) | 1992-05-20 |
Family
ID=14673642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58115887A Granted JPS6010493A (ja) | 1983-06-29 | 1983-06-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010493A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2797312B2 (ja) * | 1988-03-31 | 1998-09-17 | ソニー株式会社 | 入出力回路 |
| WO2004095466A1 (ja) * | 2003-04-23 | 2004-11-04 | Fujitsu Limited | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5727477A (en) * | 1980-07-23 | 1982-02-13 | Nec Corp | Memory circuit |
| JPS57210495A (en) * | 1981-06-10 | 1982-12-24 | Nec Corp | Block access memory |
-
1983
- 1983-06-29 JP JP58115887A patent/JPS6010493A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6010493A (ja) | 1985-01-19 |
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