JPH0430231A - 主記憶アドレッシング方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、計算機システムにおける主記憶構成制御技術
に関し、特に大容量化と負荷分散の観点から主記憶装置
をいくつかに分割して＃ｌ成した主記憶装置のアドレッ
シング方式に関する。

〔従来技術〕

計算機システムにおける主記憶装置システム設計の第一
の技術課題は、高速に動作する演算装置の性能を低下さ
せずに、いかにして演算装置に比べ低速な主記憶装置を
接続するか、ということである。その課題を解決する技
術の１つに主記憶インタリーブと呼ばれる主記憶の構成
法がある。

これは、独立に動作可能な記憶装置を複数台用意し、そ
れを組合せることによって主記憶を構成する方式である
。このように主記憶装置を構成することによって１台で
は低速な記憶装置を並列に動作させ、各記憶装置に加わ
る負荷を軽減するとともにスループットを上げることに
よって全体として等測的に高速な主記憶装置を得ること
ができる。

この方式については、例えば、新版情報処理ハンドブッ
ク（オーム社、１９８０）Ｐ、８１７に記載されている
。すなわち、記憶装置をｎ台用意しプログラムから可視
の主記憶アドレス（絶対アドレス）の空間をｎ分割して
、それらを各記憶装置に割り当てる例が記載されている
。

このインタリーブ方式によって性能を確保するためには
、演算装置の参照する主記憶領域が記憶装置間に適切に
分散されるよう絶対アドレス空間を分散しなければなら
ない。このことを保証するために、絶対アドレス空間を
分割する際に各記憶装置の受は持つ領域が絶対アドレス
空間内で稠密であるように設定する。

即ち、処理装置上で走行するプログラムの参照する主記
憶領域が各記憶装置に分散して割り当てられるよう、記
憶装置を細かく分割して配置する。

例えば２台の記憶装置では、２ＫＢごとに、交互に２台
の記憶装置を割り当てることによって上記した配置が実
現される。

この様子の例を第９図に示す。この例では、絶対アドレ
スのＯから２ＫＢまでは主記憶装置（１）の領域が０か
ら２ＫＢまでが使用され、２がら２ＫＢまでは主記憶装
置（２）の２から４ＫＢまでが使用される。また残った
部分は、絶対アドレスの別な領域で使用される。

主記憶装置システム技術における第二の技術的課題は、
複数台の記憶装置からなる記憶装置を有するシステムに
おいて、その装置構成、あるいは各記憶装置の容量を保
守において容易に変更可能とすることである。この課題
に対する代表的な技術方式として米国特許４，２８０，
１７６号に記載の主記憶構成テーブル（Ｆｌｏａｔｉｎ
ｇ　Ａｄｄｒｅｓｓ　ｒｅｇｉｓｔｅｒ方式、以下、Ｆ
ＡＲ方式）を用いる方式がある。

これは、絶対アドレスのある一定単位毎にそのアドレス
に対する主記憶装置の構成を記載した表（ＦＡＲ変換表
）を設け、主記憶の参照の際にその表を参照することに
よって、そのアドレスに記憶装置が割り当てられている
が、また割り当てられているならばどの記憶装置上に割
り当てられているかを知り、その情報を用いて対応する
記憶装置上のデータを参照する方式である。保守におい
て主記憶装置を構成する記憶装置構成の変更を行う際に
は、この表を操作することによって主記憶を構成する記
憶装置の一部を切り離す、あるいは記憶装置の他の領域
に再割り付けするなどの操作を行うことができる。

ＦＡＲ方式では、絶対アドレスと記憶装置との割り当て
は、表の容量の制約から絶対アドレス空間の分割は数Ｍ
Ｂ程度の大きな単位に設定しなければならない。このた
め、ＦＡＲ変換表の設定によって記憶装置間にアドレス
領域を分散しただけでは絶対アドレス空間の分割単位が
大きすぎるため、処理装置からの負荷は２つの記憶装置
に十分には分散されないという問題があった。

主記憶装置の構成に関する第３の技術課題は、記憶装置
の動的構成変更に関するものである。これは、障害の発
生した記憶装置の切り離し、あるいは記憶装置に対する
保守作業を行うため、主記憶を構成する記憶装置の一部
をシステムの処理を継続動作させたまま切り離す技術で
あり、計算機システムの無停止化、連続運転化への課題
の−っである。この技術としては、特開昭５８−８８９
００号公報がある。

上記公報には、現時点で使用している記憶装置上の領域
がこれから切り離そうとする記憶装置上にある場合に、
その領域を残った記憶装置の上に移動して処理を続行す
るための手続き（以下、これを動的再構成処理という）
が開示さ九ている。

すなわち、 （１）現時点で使用している主記憶領域のうち、システ
ムでの処理継続のため主記憶装置上に残す必要のある部
分を抽呂する。

（２）（１）で抽出した領域以外の部分を外部記憶装置
に退避することにより、使用を継続する側の記憶装置上
に、切り離す側の記憶装置上の残すべき領域と同じ容量
の空き領域を確保する。

（３）切り離す側の記憶装置上の必須領域を（２）の処
理で確保した使用継続側の空き領域にコピーする。

（４）ＦＡＲ表を変更し、必須領域の絶対アドレスに対
応する記憶装置を、コピー前の切り離し側の記憶装置か
らコピー先の使用継続側の記憶装置上の領域に付は替え
る。

〔発明が解決しようとする課題〕

前述したＦＡＲ方式とインタリーブ方式を併用した記憶
装置では、ＦＡＲ表により主記憶構成の柔軟な変更が可
能であり、かつインタリーブによる負荷の分散もおこな
えるが、一方では絶対アドレスと記憶装置の間の割り付
けがＦＡＲ表による変換とインタリーブの２段階の変換
過程を経て決定されるため、記憶装置上のアドレス付け
が複雑になる。このアドレス付けの複雑さは、絶対アド
レスのみを用いる通常のプログラムにおいて意識する必
要はなく、問題とはならないが、主記憶の動的再構成時
には以下のような二つの問題が生じる。

第１の問題点は、動的再構成時には記憶装置のデータの
アドレス付けを意識し、それにしたがってシステムで必
須の領域がどの記憶装置上にあるかを判定しながら処理
を進める必要があるため、アドレス付けの複雑さに伴っ
て、動的再構成処理が複雑なものとなるという問題であ
る。

また第２の問題点は、主記憶を構成する記憶装置台数を
インタリーブ論理内のモードによって指定するため、こ
のモードの切り替え時に絶対７１−レスと記憶装置の間
のアドレス付けが全アドレス空間で失われるということ
である。このため構成時に主記憶を停止する必要がある
という問題が発生する。これを以下の例で説明する。

２台の記憶装置を持ち、ＦＡＲ変換後のアドレスを用い
てインタリーブを行って４ＫＢごとに交互に２台の記憶
装置を用いるか、インタリーブを行わず１台のみの記憶
装置を用いるかを１ビツトのモードによって選択可能で
あるシステムにおいて、２台の記憶装置を用いてインタ
リーブを行っている構成から１台の記憶装置を切り離し
、残った１台の記憶装置のみを用いるように構成を変更
しようとする場合の処理を考える。

このとき１台の記憶装置を使うように上記のモードを切
り替えた瞬間では、全絶対アドレスで絶対アドレスと記
憶装置上にあるデータとの対応関係が失われ、絶対アド
レスによって主記憶データを正しくアクセスできなくな
る。このため、モードを切り替えてから絶対アドレスと
記憶装置の間のアドレス付けが回復されるまで、他の必
須領域を使用する可能性のある装置からの主記憶に対す
るアクセスをすべて抑止する必要がある。

しかしながら、このアドレス付けを回復するには、切り
離し側にある必須領域の半分の量のデータを使用継続側
にすべてコピーしなければならず、大量のデータの転送
を必要とし、この処理時間は主記憶容量によって、数百
ミリ秒程度から数秒におよぶ。これは、ディスク装置や
通信制御装置といった一般的な入出力装置においても許
容できない長時間の停止時間であり、実時間性を要求さ
れるプロセス制御システムや、オンライン制御システム
などにおいては応答が悪化するという問題を生じた。

本発明の目的は、主記憶の構成制御を容易に実現するこ
とが可能な技術を提供することにある。

本発明の他の目的は、実時間性を要求さ九るプロセス制
御システムや、オンライン制御システムなどにおける応
答の悪化を防止することが可能な技術を提供することに
ある。

本発明の他の目的は、主記憶全体のデータの転送処理の
時間を短縮すると共に、主記憶の停止時間を短縮するこ
とが可能な技術を提供することにある。

本発明の他の目的は、インタリーブモードの設定を主記
憶領域全体に対して１つでなく、主記憶をいくつかに分
割した領域に対して各々設定することが可能な技術を提
供することにある。

本発明の他の目的は、インタリーブ状態に関係なく処理
量が最小となる主記憶再構成方式を提供することにある
。

本発明の前記ならびにその他の目的と新規な特徴は、本
発明の記述および添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

前記目的を達成するために、複数台の並列動作可能な記
憶装置により構成された主記憶装置を有する計算機シス
テムにおいて、絶対アドレスに対応して設定されたイン
タリーブモードと、該絶対アドレス中の所定ビットとを
用いて、その絶対アドレスに割り当てられた主記憶装置
を選択する構成とする。

前記インタリーブモードは、前記絶対アドレスの上位複
数ビットによって参照するインタリーブ表に記憶されて
いる。

前記インタリーブ表の１つのエントリは、記憶装置内ア
ドレスと、インタリーブモードを設定する所定ビットか
ら構成されている。

前記絶対アドレス中の所定ビットによってインタリーブ
単位が設定される。

前記インタリーブモードは、主記憶構成制御単位ごとに
設定可能となっている。

前記絶対アドレスに対応して設定されたインタリーブモ
ードと、該絶対アドレス中の所定ビットとを論理演算す
ることにより記憶装置番号を生成する。

前記生成された記憶装置番号の記憶装置は、記憶装置内
アドレスと絶対アドレスの下位アドレスとを結合したア
ドレスによってアクセスされる。

前記記憶装置が２ｎ台（ｎ≧１の整数）で構成されてい
るとき、前記インタリーブモードは２ｎＸ　（ｎ＋１）
種類により構成される。

前記インタリーブは書き換え可能なインタリーブ表に記
憶され、該インタリーブ表によりプログラムが用いる論
理アドレスと記憶装置の物理アドレス間のアドレス変換
を行い、さらに論理アドレスに対応してインタリーブモ
ードを持ち、該論理アドレス中の所定ビットによりその
論理アドレスにより複数の記憶装置に割り当てられる主
記憶装置の一部を切り離すことにより主記憶を再構成す
るとき、切り離される記憶装置内の記憶内容を切り離さ
れない記憶装置上に移動する処理と、当該切り離される
記憶装置内の記憶内容に対する論理アドレスと物理アド
レスの対応関係を示す変換表を記憶内容を保持する物理
的実体の物理アドレスが変化してもプログロムからアク
セスする論理アドレスが変化しないように書き換える処
理と、該記憶内容の論理アドレスに対応したインタリー
ブモードを変更する処理を行うことにより主記憶再構成
を行なう。

前記記憶内容の移動処理は、再構成後も内容保存が必要
である領域を、内容保存が必要でない領域に移動する処
理を含む。

前記インタリーブモードの変化において、論理アドレス
に対応する記憶装置が前記切り離される記憶装置と切り
離されない記憶装置の両方を含むインタリーブモードを
切り離されない記憶装置のみを含むインタリーブモード
に変更する処理を含む。

〔作　用〕

インタリーブモードの設定を主記憶領域全体に対して１
つでなく、主記憶をいくつかに分割した領域に対して各
々設定可能とすることによって上記主記憶に対するアド
レス付けの処理に要する連続した主記憶アクセフの抑止
時間を短縮するものである。特に、本発明の好適な実施
例では、インタリーブモードをＦＡＲ単位ごとに設定可
能とすることによって１つのＦＡＲ単位ごとに構成制御
処理を行うことを可能とするものである。このように構
成することによってインタリーブを行うか否かはＦＡＲ
単位ごとに設定可能となるため、１つのＦＡＲ単位に対
してインタリーブを行っている状態から行わない状態に
変更したときに、対象とする゛ＦＡＲ単位外の絶対アド
レスと主記憶装置との対応関係に変更が生じることはな
い。このため、従来技術において問題であったインタリ
ーブを行っている際の主記憶再構成処理は、インタリー
ブの状態を変更できる単位である単位ごとに行うことが
可能となるため、主記憶の参照を抑止する単位はＦＡＲ
単位ごとでよく、再構成対象となるＦＡＲ単位以外の主
記憶に対する参照・更新を継続動作させることが可能と
なる。また、ＦＡＲ単位を十分に小さく設定することに
よって再構成゛対象となるＦＡＲ単位に対する抑止時間
も小さく抑えられる。この場合はインタリーブモードの
変更から主記憶のアドレス付けの回復に要する処理は、
ＦＡＲ単位程度の量のデータの転送に要する時間のみで
あり、これは従来必要であった主記憶全体のデータの転
送処理に比べ、ｌ／１０から１／１０００程度の処理量
となり、主記憶の停止時間もそれに比例して短縮される
。

〔実施例〕

以下、本発明の一実施例を図面を用いて具体的に説明す
る。

第２図は、本発明に係る２台の記憶装置を有するシステ
ム構成図である。第２図において、１は命令処理装置、
２は入出力処理装置、３は記憶制御装置、３Ａはアドレ
ス変換回路、４はＦＡＲ変換論理、５，６は記憶装置で
ある。

本発明のＦＡＲ変換論理４は、第２図に示すように、命
令処理装置１上で動作するプログラムや入出力処理装置
２の指定した絶対アドレスＡから、そのアドレスＡに対
する記憶装置５．６の記憶装置番号ＭＳＮＯと記憶装置
内アドレスＢに変換する論理である。

以下、説明の都合上、アドレス内の位置を示すのに数字
による添字Ｏ〜３１をアドレス名として示す。すなわち
、絶対アドレスへの第２ビツトはＡ２、絶対アドレスＢ
の第２３ビツトはＢ２３と表わす。また、このとき、ビ
ット０側を上位アドレスとする。

記憶装置は２台５．６で、各々の最大容量は２ＧＢであ
る。このとき、記憶装置５，６に送出するアドレスＢは
２ＧＢまでをアドレス可能とするためＢ１からＢ３１ま
での３１ビツトが必要であり、さらに１ビツトの記憶装
置番号ＭＳＮＯによって２台の記憶装置５，６の内使用
する記憶装置を指定する。すなわち、上記の変換は３２
ビツトの絶対アドレスＡから、３１ビツトの記憶装置内
アドレスＢと１ビツトの記憶装置番号ＭＳＮｏを求める
ものである。

以上の変換は、下記のようにして行われる。

■、Ｉ！！対アドレスＡの下位側２４ビツト、すなわち
、ビットＡ８からＡ３１はそのまま記憶装置内アドレス
ＢのＢ８からＢ３１の２４ビツトとして用いる。

■、、ＩＩ！！対アドレスＡのビットＡＯからＡ７まで
の８ビツトによってＦＡＲ変換表２０（第１図）を検索
し、ＦＡＲ変換を行い、記憶装置内アドレスＢの上位側
８ビツト（以下、ＢＯ−Ｂ７で表わす）を得る。このと
き、そのＦＡＲ単位に対する２ビツトのインタリーブモ
ードビットを同時に得る。

■、＃＠対アドレスＡ側の２４ビツト内の一部のビット
Ａ１９とインタリーブモードピットＭＯ。

Ｍｌとから記憶装置番号ＭＳＮＯを得る。

以下、第１図を用いてＦＡＲ変換論理４を更に詳細に説
明する。

第１図及び第２図において、絶対アドレスレジスタ１０
（ＡＢＡレジスタ）は、命令処理装置１や入出力処理装
置２からの絶対アドレス（アドレス変換回路３Ａにより
変換されたアトケス）が設定されるレジスタであり、該
絶対アドレスレジスタ１０のビット０から７からなるア
ドレスＡＯ−Ａ７がライン４１を介してＦＡＲ変換表２
０に入力される。

これにより４ＧＢに対して２５６個のＦＡＲエントリ（
ＦＡＲ単位）　２１が設定される。

ＦＡＲ変換表２０の１エントリ２１は、７ビツトの記憶
装置の装置内アドレス（Ｂｌ〜Ｂ７）２２．２ビツトの
インタリーブモードビット（ＭＯ，Ｍｌ）２３、及び１
ビツトのエントリ無効ビット（Ｉ）２４の３つのフィー
ルドからなり、合せて１０ビツトからなる。

記憶装置内アドレス２２（アドレスＢ）は、ＦＡＲ変換
表２０によって出力されたライン５１上のアドレスＢ１
からＢ７と、絶対アドレスレジスタ１０に設定されてい
る絶対アドレスの残りの部分Ｂ８から８３１とをマージ
することにより、Ｂ１からＢ３１までの３１ビツトのア
ドレスを作成し、メモリアドレスレジスタ１１（ＭＡＲ
レジスタ）に設定される。

記憶装置番号ＭＳＮＯは、ＦＡＲ変換表２０のＦＡＲエ
ントリ２１から出力されるインタリーブモードビット２
３、すなわち、ライン５０上のＭＯとＭｌと、絶対アド
レスレジスタｌＯの出力のビットＡ１９（第１図のライ
ン４０上）とから、ＡＮＤゲート３０．３１．ＯＲゲー
ト３２の組合せ論理によって生成され、メモリセレクト
レジスタ（ＭＳ）１２に設定される。

このようにして生成された記憶装置内アドレスＢと記憶
装置番号ＭＳＮＯは、主記憶袋Ｗ５，６の参照に用いら
れる。

第３図にインタリーブモードと絶対アドレスＡ１９の値
と記憶装置番号の対応関係を示す。

すなわち、モード１の場合、モードビットはＭｏ＝’ｏ
’、Ｍ１＝’ｌ’である。したがってＭＯの入力された
ＡＮＤゲート３０の出力は常に′Ｏ″であり、Ｍｌの入
力されたＡＮＤゲート３１の出力は絶対アドレスのビッ
トＡ１９の値がそのまま出力される。したがって、この
２つのゲートの出力の論理和であるＯＲゲート３２の出
力は絶対アドレスレジスタｌＯのビットＡ１９の値と一
致する。すなわち、絶対アドレスレジスタ１０のビット
Ａ１９が′０′ならＭＳＯを、（１１ならＭＳＩを使用
することになる。

一方、モード３では、モードビットはＭＯ，Ｍ１ともに
１０′であり、したがって、Ａ　Ｎ　Ｄゲート３０の出
力とＡＮＤゲート３１の出力は常に１０′になり、ＯＲ
ゲート３２の出力も常にｔＯＬとなる。これは絶対アド
レスレジスタ１０のビットＡ１９の値によらず記憶装置
番号ＭＳＮＯのみを使用することになる。他のモード２
とモード４についても同様である。

なお、インタリーブ動作とは関係ないが、本発明ではＦ
ＡＲ変換表２０の出力としてそのＦＡＲ単位が無効であ
ることを示すエントリ無効ビット（Ｉ）２４の１ビツト
が用意されている。ＦＡＲ変換の結果、このビットが′
１′であり、そのＦＡＲ単位が無効であることが検出さ
れた時には、そのことが報告論理を経て（例えば割り込
みによって）その領域に対して参照、更新を行ったプロ
グラムに報告される。この１ビツトは主記憶の動的再構
成時に、あるＦＡＲエントリに対応する記憶装置を処理
装置から参照不可能にするために用いる。

第４ａ図〜第４ｄ図は、第３図のインタリーブモードを
図示したものである。２台の記憶装置を持つシステムで
、モード１もしくはモード２を用いた場合には、１つの
ＦＡＲ単位に対する主記憶装置上の配置は、アドレスビ
ットＡ１９が反転するたびに記憶装置番号ＭＳＮｏは、
Ｉ　Ｏ＋　と′１′を交互にとるが、１つのＦＡＲ単位
に対して、記憶装置内アドレスＢの上位側ビット７、す
なわちＢ１から３７は変化しないため、記憶装置内アド
レスＢの一致する記憶装置２台分の領域、合わせて３２
ＭＢに対して、４ＫＢごとに２台の記憶装置にまたがっ
て第４ａ図〜第４ｄ図に示すようにジグザグに配置され
る。

例えば、ある１６ＭＢのＦＡＲ単位に対応する絶対アド
レスＡの最下位の４ＫＢに対して、そのＦＡＲ単位に指
定されたインタリーブモードがモード１である場合、最
下位のアドレスでは絶対アドレスＡのＡ２３ビツトは′
０′であるため、第３図からそのアドレスに対応する記
憶装置は記憶装置１であることが分かる。すなわち、第
４ａ図に示されたＭＳＯ側の４ＫＢの主記憶装置を使用
することになる。モード２に関しても同様である。

このとき２つのＦＡＲ単位を対にして１つをモード１、
他方をモード２としてＦＡＲ単位に同じ記憶装置内アド
レス２２（アドレスＢ）を指定すれば、この２つのＦＡ
Ｒ単位は主記憶装置上で互いの未使用の領域を補うよう
に配置され、この３２ＭＢをすき間無く使用することが
できる。この様子を第５図に示す。

このように、記憶装置内アドレスＢに対して、両方の記
憶装置が有効である場合には、２つのＦＡＲ単位を組合
せて配置していけばよい。また、記憶装置容量が不一致
、あるいはある記憶装置内アドレスＢに対して一方の記
憶装置で障害が発生しているような場合には、モード３
とモード４の適当なモードを用いて配置を行えば、一方
の側の記憶装置のみを用いるように配置できる。

本実施例では、絶対アドレスのインタリーブ単位を選択
するビットにＡ１９を用いたため、インタリーブ単位は
４ＫＢとなったが、該単位は第１図の信号線４０に用い
る絶対アドレスＡのビット位置を変えることによって２
の幕乗の任意の値に設定可能である。

また、インタリーブ単位をより小さく指定した場合には
インタリーブの効果は向上するが、主記憶装置切り離し
時の命令およびソフトウェアによる主記憶装置再割り付
は処理手順が複雑化する。

また、より大きな単位を指定した場合には、その長所短
所は逆となる。

以上、この実施例におけるＦＡＲ設定について説明を行
ってきた。以下、この実施例における主記憶再構成法を
説明する。主記憶再構成法の概要は従来技術の項で記載
した。以下は前記概要をより詳細化した形での手順を説
明する。

（１）現時点で使用している記憶領域のうち、システム
での処理継続のため主記憶装置上に残す部分を抽出する
。この手順は、従来と同じである。

（２）（１）で抽出した領域以外の部分を外部記憶装置
に退避することによって、使用を継続する側の記憶装置
上に、切り離す側の記憶装置上の残すべき領域と同容量
以上の空の領域を確保する。

このステップも従来と同じである。

（３）切り離す側の記憶装置上の必須領域を（２）の処
理で確保した使用継続側の空の領域にコピーする。この
処理は後述する。

（４）切り離し側の記憶装置をさしているＦＡＲの値を
ｉビットを′１′になるように変更する。

これによって切り離し側の主記憶に対して参照、更新を
行おうとした際にはアドレス指定例外がソフトウェアに
報告されるようになる。

以下、前記（３）の手順を詳細に説明する。始めに、本
実施例における主記憶のコピー手続きについて説明する
。

主記憶コピー二以下の手順でコピー元領域からコピー先
領域に対するＦＡＲ単位のコピーを実施する。この処理
の実施に際しては、コピー先は使用されておらず、コピ
ー先に対して他処理装置からの参照・更新が行われない
ことがソフトウェア／コントロールプログラムによって
保証されているものとする。

■、コピー元のＦＡＲに対する他装置からの番数・更新
を禁止する。これによって、コピー元の領域に対しては
、再構成処理を行う処理装置に対する参照・更新のみが
許され、他処理装置からの参照・更新要求は上記のロッ
クが解除されるまで待たされる。

■、コピー元の領域からコピー先の領域に対してコピー
を行う。この時に用いるアドレスは、コピー先、元の記
憶装置上の領域を指す絶対アドレスである。このコピー
は、通常プログラムで行うデータの転送と同じ処理であ
る。ただし、このとき、自分自身の上に対するコピーも
可能であるよう、コピーを構成しなければならない。

■、ＦＡＲを変更し、コピー元を指していた絶対アドレ
スに対応する領域がコピー先の領域になるようにする。

■、コピー元に対しての他処理装置からのアクセス禁止
を解除する。

以上の処理によってコピー元の主記憶上の領域からコピ
ー先の主記憶上の領域に対してデータが移動され、かつ
コピー元に対応した絶体アドレスに対するデータはコピ
ーの前後で位置は変化しているが、内容は同一となる。

このとき、コピー先、コピー元どちらに対するソフトウ
ェア処理でも、その領域のインタリーブモードによって
影響は受けない。コピー先とコピー元のインタリーブモ
ードが異なっていた場合でも、コピーは絶対アドレスに
従って実施するため、コピー時にインタリーブモードの
違いをソフト、ウェアで意識する必要はない。

以上説明した主記憶コピー手順を用いて、主記憶のコピ
ーは以下の手順によって行う６以下に示すのは手順の一
例であり、このようなインタリーブモードを持つシステ
ムにおいて主記憶を再構成する手順は、再構成時重視す
る内容、例えば再構成に要する時間などによって異なっ
てくる。ここで示す手順では、ソフトウェアの処理の簡
潔さを重視している。

以下説明のため、記憶装置内アドレス２２（アドレスＢ
）が同じであり、記憶装置番号ＭＳＮｏが違う領域を合
わせて主記憶ペアと呼ぶ。この実施例では記憶装置が２
台のため、１つのＦＡＲ単位に対する主記憶ペアは２つ
のＦＡＲ単位の容量を持つ。このような主記憶ペアは以
下２つのいずれかである。

■、インタリーブされた、インタリーブモード１と２の
ＦＡＲ単位の組み合わせ。

■、インタリーブされていない、インタリーブモード３
と４のＦＡＲ単位の組み合わせ。

主記憶の再構成を行うときには、前記■のインタリーブ
されていないＦＡＲ単位の組み合わせの場合、主記憶ペ
アとは独立に切り離し側の記憶装置上にあるＦＡＲ単位
を残存側の記憶装置上に上記で示した主記憶コピー手順
を用いて移動すればよい。また、前記■のインタリーブ
された主記憶ペアでＦＡＲ単位にあるデータがいずれも
処理継続に不要なもの（以下簡単に空きという）である
ときには、ＦＡＲのインタリーブモードを単に変更する
のみでインタリーブしていない状態に変更可能であり、
切り離し側の主記憶を使用しない空きＦＡＲ単位を得る
ことができる。以上から、インタリーブモードに依存し
た処理が必要な場合は、前記■でのインタリーブされた
主記憶ペアにおいて少なくとも一方のＦＡＲ単位のデー
タを残存させる必要があるときである。

しかしながら、この場合には、上記のインタリーブされ
ていない主記憶ペアを１つ選び、そのペアの残存側の領
域に対して使用する記憶装置の内容を前記主記憶コピー
処理によって移動することによって、主記憶再構成が実
現できる。また、移動しなければならないデータは高々
ＦＡＲ単位の容量のデータであり、また、ある領域の処
理が、他の領域に対して影響を与えないよう主記憶再構
成を実現することが可能である。

記憶装置のサイズに不均衡があった場合にも、その差の
分だけ容量の大きな側の記憶装置にインターリーブされ
ていないＦＡＲ単位があるという構成となっているたる
め、処理はインタリーブされていない領域に対するもの
と同じとなる。

次に、本発明を４台、あるいはそれ以上の記憶装置台数
に適用する方式について説明する。このときには、ＦＡ
Ｒ変換論理については前述した記憶装置が２台のときの
実施例に比べ論理構成上には本質的な相違はなく、モー
ドに必要なビット数とインタリーブに用いる絶対アドレ
スレジスタのビット数、インタリーブ生成の組合せ論理
及びその時の主記憶装置アドレッシング方式のみを変更
しなければならない。従って、モード設定についてはそ
の考え方を示し、変更後の組合せ方式を示すにとどめる
。

本発明は、基本的には任意の記憶装置台数において適用
することは可能であるが、２の幕乗台数のときの設定が
比較的システマティックに拡張可能であるため、その構
成を示し、他の台数は２の寡乗台からいくつかの記憶装
置を切り離した構成として実現されるものとする。

第６図は、記憶装置の台数が４台のときの構成を示した
図である。図中、６０．６１は命令処理装置、６２は入
出力処理装置、６３は記憶制御装置、６３Ａはアドレス
変換回路、８４はＦＡＲ変換論理、６５〜６８は記憶装
置である。

アドレスビットとしてＦＡＲ変換表の検索に用いない２
ビツト、例えばビットＡ１９とＡ２０の組合せに対して
、各々任意の４台の記憶装置１Ｆ６５〜６８を任意パタ
ーンのインタリーブを行うように構成するためにはＦＡ
Ｒ単位ごとに４台×４の８ビツトが必要となる。

しかし、任意の主記憶割り付は形態を実現することはそ
れほど重要ではなく、むしろ任意の記憶装置を切り離し
て、かつ残った記憶装置をすべて利用できるように構成
できるインターリーブモードの組合せを実現できれば十
分である。これによって、使用する可能性の低いモード
を削除することにより、１２のインターリーブモードで
上記目的を実現することができる。

そのときのモード構成を第７図に示す。また、各モード
において、主記憶装置上のインタリーブの様子を第８ａ
図〜第８Ｃ図に示す。このモード下では、記憶装置は４
台、あるいは２台の間でインタリーブを行うことができ
る。例えば３台の記憶装置からなるシステムでは構成時
は２台のインタリーブされた記憶装置と１台のインタリ
ーブされていない記憶装置で構成すればよい。即ち、４
台の記憶装置から１台を切り離すときは、４台の記憶装
置によってインタリーブされていたＦＡＲ単位を２台の
記憶装置によってインタリーブされる領域と、１台の記
憶装置によって現実される領域２つ、そのうちの１つは
切り離される記憶装置上に置かれる、という構成になる
ように複写、移動によってデータの割り付けの変更を行
う。その後、切り離す記憶装置上のデータを残った３台
の記憶装置の適当な場所に移動し、記憶装置を切り離せ
ばよい。この処理を記憶装置障害などの理由により１つ
のＦＡＲ単位に対して行うときも同様である。

この切り離しの例を第９図を用いて説明する。

第８ａ図に示すように、記憶装置（１）、（２Ｌ（３）
、（４）が４つのモードを混在させて、４つの記憶装置
（１）、　（２Ｌ　（３）、　（４’）の間でインタリ
ーブを行っている状態から、記憶装置（３）を切り離す
場合には、４台の記憶装置（１）、　（２）、　（３）
、　（４）の間でインタリーブを行っているモード設定
から、記憶装置（１）と記憶装置（２）の２つによって
インタリーブを行う状態と、インタリーブを行わない記
憶装置（４）の組合せを用いることにより、継続動作側
の記憶装置３台をすべて利用した主記憶装置の割当てが
可能となる。

このときのモード設定は、記憶装置（１）と記憶装置（
２）ではモード５と６の混在、記憶装置（４）ではモー
ド１２となる。

前述した方式を適用することによって同様に８台の記憶
装置では３２種のモード、一般に２ｎ台時には２”Ｘ　
（ｎ＋１）種のモードによって実現可能となる また、アドレスによるインタリーブの改善効果が台数と
ともに飽和するような場合は次のようにする。すなわち
、１６ＦＡＲ単位を１６台の記憶装置でインタリーブす
る場合と、８ＦＡＲ単位を８台の記憶装置でインタリー
ブした構成の装置を２組用意したものとの間で記憶装置
間の負荷分散の効果に大きな違いがない場合には、イン
タリーブ対象を８台までに限ってモードの数をさらに減
少させることも可能である。

次に、本実施例のシステムにおいて、主記憶の再構成に
要する時間を評価する。主記憶上のデータの転送時間は
、計算機の規模によって大きく異なるが、数１００ＭＢ
からＩＧＢ／秒である。この実施例のもとて主記憶の構
成処理を行うためには、ＦＡＲ単位の主記憶装置上の転
送を縁り返す処理を行い、主記憶装置の停止時間はＦＡ
ＲＩ単位の転送に要する時間となる。ＦＡＲ変換表（２
０）の更新に要する時間は無視できるとするならば、転
送時間は上記の転送速度より、数１０ミリ秒となる。ま
た、この時主記憶装置上で停止を要するのは、転送を行
っている領域のみであり、他の領域に対しては自由に参
照、更新を継続可能であるため、ソフトウェア処理を行
えば、上記の停止時間が問題になることは少ない。

また、ＦＡＲ変換表（２０）の容量を増大し、ＦＡＲ単
位を細かく、例えばＩＭＢとすることにより、停止時間
を数ミリ秒にまで軽減できる。

〔発明の効果〕

以上、説明したように、本発明によれば、ＦＡＲ単位ご
とにインタリーブモードが設定できるので、主記憶装置
の構成制御を容易に実現することができる。

また、実時間性を要求されるプロセス制御システムや、
オンライン制御システムなどにおける応答の悪化を防止
することができる。

また、主記憶全体のデータの転送処理の時間を短縮する
と共に、主記憶の停止時間を短縮することができる。

また、インタリーブモードの設定を主記憶領域全体に対
して１つでなく、主記憶をいくつかに分割した領域に対
して各々設定することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例のＦＡＲ変換論理を詳細に
説明するための説明図、 第２図は、本発明に係るシステム構成図、第３図は、本
発明の一実施例のインタリーブモートを説明するための
説明図、 第４ａ図〜第４ｄ図は、第３図のインタリーブモードを
説明するための説明図５ 第５図は１本発明のインタリーブモードを用いて構成さ
れた一実施例の主記憶装置の使用状況の概略構成を示す
図、 第６図は、本発明に係る他のシステム構成図、第７図は
、第６図の構成におけるインタリーブモードを示す図、 第８ａ図〜第８ｃ図は、第７図の各インタリーブモード
モードを説明するための説明図、第９図は、記憶装置の
切り離しを説明するための説明図である。 図中、１，６０．６１・・・命令処理装置、２．６２・
・・入出力処理装置、３．６３・・記憶制御装置、３Ａ
、６３Ａ・・アドレス変換回路、４．６４・・ＦＡＲ変
換論理、５．６．６５〜６８・・・記憶装置、１０・・
・絶対アドレスレジスタ、１１・・・メモリアドレスレ
ジスタ、１２・・・メモリセレクトレジスタ、　２０・
・・ＦＡＲ変換表、２１・・・ＦＡＲ単位、２２・・・
記憶装置内アドレス、２３・・・インタリーブモードビ
ット、２４・・・エントリ無効ビット。 第 図 絶対アドレス 第 図 第 図 第 図 モード１ 第 図 モード２ 第４ 図 モード３ 第４ 図 モード４ 第 図 絶対アドレス 記憶ｖｉ置（１） 記憶装置く２）

Claims (1)

1. 【特許請求の範囲】 １、複数台の並列動作可能な記憶装置により構成された
   主記憶装置を有する計算機システムにおいて、絶対アド
   レスに対応して設定されたインタリーブモードと、該絶
   対アドレス中の所定ビットとを用いて、その絶対アドレ
   スに割り当てられた記憶装置を選択することを特徴とす
   る主記憶アドレッシング方式。 ２、請求項１記載の主記憶アドレッシング方式において
   、前記インタリーブモードは、前記絶対アドレスの上位
   複数ビットによって参照するインタリーブ表に記憶され
   ていることを特徴とする主記憶アドレッシング方式。 ３、請求項２記載の主記憶アドレッシング方式において
   、インタリーブ表の１つのエントリは、記憶装置内アド
   レスと、インタリーブモードを設定する所定ビットから
   構成されていることを特徴とする主記憶アドレッシング
   方式。 ４、請求項１記載の主記憶アドレッシング方式において
   、前記絶対アドレス中の所定ビットによってインタリー
   ブ単位が設定されることを特徴とする主記憶アドレッシ
   ング方式。 ５、請求項１記載の主記憶アドレッシング方式において
   、前記インタリーブモードは、主記憶構成制御単位ごと
   に設定可能としたことを特徴とする主記憶アドレッシン
   グ方式。 ６、請求項１記載の主記憶アドレッシング方式において
   、前記絶対アドレスに対応して設定されたインタリーブ
   モードと、該絶対アドレス中の所定ビットとを論理演算
   することにより記憶装置番号を生成することを特徴とす
   る主記憶アドレッシング方式。 ７、請求項６記載の主記憶アドレッシング方式において
   、前記生成された記憶装置番号の記憶装置は、記憶装置
   内アドレスと絶対アドレスの下位アドレスとを結合した
   アドレスによってアクセスされることを特徴とする主記
   憶アドレッシング方式。 ８、請求項１記載の主記憶アドレッシング方式において
   、前記記憶装置が２＾ｎ台（ｎ≧１の整数）で構成され
   ているとき、前記インタリーブモードは２＾ｎ×（ｎ＋
   １）種類により構成されることを特徴とする主記憶アド
   レッシング方式。 ９、請求項１記載の主記憶アドレッシング方式において
   、前記インタリーブは書き換え可能なインタリーブ表に
   記憶され、該インタリーブ表によりプログラムが用いる
   論理アドレスと記憶装置の物理アドレス間のアドレス変
   換を行い、さらに論理アドレスに対応してインタリーブ
   モードを持ち、該論理アドレス中の所定ビットによりそ
   の論理アドレスにより複数の記憶装置に割り当てられる
   主記憶装置の一部を切り離すことにより主記憶を再構成
   するとき、切り離される記憶装置内の記憶内容を切り離
   されない記憶装置上に移動する処理と、当該切り離され
   る記憶装置内の記憶内容に対する論理アドレスと物理ア
   ドレスの対応関係を示す変換表を記憶内容を保持する物
   理的実体の物理アドレスが変化してもプログロムからア
   クセスする論理アドレスが変化しないように書き換える
   処理と、該記憶内容の論理アドレスに対応したインタリ
   ーブモードを変更する処理を行うことを特徴とする主記
   憶再構成方式。 １０、請求項９記載の主記憶再構成方式において、記憶
   内容の移動処理は、再構成後も内容保存が必要である領
   域を、内容保存が必要でない領域に移動する処理を含む
   ことを特徴とする主記憶再構成方式。 １１、前記インタリーブモードの変更処理において、論
   理アドレスに対応する記憶装置が前記切り離される記憶
   装置と切り離されない記憶装置の両方を含むインタリー
   ブモードを切り離されない記憶装置のみを含むインタリ
   ーブモードに変更する処理を含むことを特徴とする請求
   項９又は１０記載の主記憶再構成方式。