JPH04302452A - 半導体装置の評価方法 - Google Patents
半導体装置の評価方法Info
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- JPH04302452A JPH04302452A JP3067208A JP6720891A JPH04302452A JP H04302452 A JPH04302452 A JP H04302452A JP 3067208 A JP3067208 A JP 3067208A JP 6720891 A JP6720891 A JP 6720891A JP H04302452 A JPH04302452 A JP H04302452A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】この発明は、半導体装置の信頼性
を評価する方法に関し、特に微細なＭＩＳ型ＦＥＴ（電
界効果トランジスタ）の電気的特性を微視的に評価する
半導体装置の評価方法に関する。
を評価する方法に関し、特に微細なＭＩＳ型ＦＥＴ（電
界効果トランジスタ）の電気的特性を微視的に評価する
半導体装置の評価方法に関する。
【０００３】
【従来の技術】半導体基板上に絶縁膜を介してゲート電
極が形成されるＭＩＳ型の電界効果トランジスタ（ＦＥ
Ｔ）にあっては、半導体基板と絶縁膜の界面に電荷の発
生結合に関与するエネルギー準位、すなわち界面準位が
存在する。この界面準位にキャリアがトラップされたり
、絶縁膜中に注入されたキャリアの一部が絶縁膜中にト
ラップされて残存すると、これらのキャリヤによって素
子の電気的特性が変動することが知られている。
極が形成されるＭＩＳ型の電界効果トランジスタ（ＦＥ
Ｔ）にあっては、半導体基板と絶縁膜の界面に電荷の発
生結合に関与するエネルギー準位、すなわち界面準位が
存在する。この界面準位にキャリアがトラップされたり
、絶縁膜中に注入されたキャリアの一部が絶縁膜中にト
ラップされて残存すると、これらのキャリヤによって素
子の電気的特性が変動することが知られている。
【０００４】特に、素子の微細化にともなう短チャネル
のＦＥＴにあっては、チャネル下における不純物濃度の
一様性が損われ、上述した電気的特性の空間的な変動が
無視できなくなるため、電気的特性の変動に関与してい
る界面準位及び界面電荷の局所的な状態が素子特性を大
きく左右することになる。
のＦＥＴにあっては、チャネル下における不純物濃度の
一様性が損われ、上述した電気的特性の空間的な変動が
無視できなくなるため、電気的特性の変動に関与してい
る界面準位及び界面電荷の局所的な状態が素子特性を大
きく左右することになる。
【０００５】したがって、素子特性を十分かつ有効に評
価するためには、界面準位及び界面電荷が関与する電気
的特性を局所的に評価する必要がある。
価するためには、界面準位及び界面電荷が関与する電気
的特性を局所的に評価する必要がある。
【０００６】このような特性を評価する従来の評価方法
にあっては、例えば容量−電圧法と呼ばれているものが
ある。
にあっては、例えば容量−電圧法と呼ばれているものが
ある。
【０００７】この方法は、ＦＥＴのＭＩＳ構造を可変容
量としてとらえ、ゲートに印加される電位を操作するこ
とにより半導体界面の表面ポテンシャルを変動させ、そ
の応答を観察することで界面準位のエネルギ−密度と界
面電荷を評価しようとするものである。
量としてとらえ、ゲートに印加される電位を操作するこ
とにより半導体界面の表面ポテンシャルを変動させ、そ
の応答を観察することで界面準位のエネルギ−密度と界
面電荷を評価しようとするものである。
【０００８】このような方法にあっては、ゲート電圧に
対するＦＥＴの容量変動における応答性は、界面準位と
界面電荷の双方が関与しているが、これら双方の関与を
それぞれ分離独立して評価することができなかった。さ
らに、界面の一様性を仮定しなければ、評価結果が定ま
らず、素子の空間的な非一様性を評価することができな
かった。
対するＦＥＴの容量変動における応答性は、界面準位と
界面電荷の双方が関与しているが、これら双方の関与を
それぞれ分離独立して評価することができなかった。さ
らに、界面の一様性を仮定しなければ、評価結果が定ま
らず、素子の空間的な非一様性を評価することができな
かった。
【０００９】一方、従来の他の評価方法としては、相互
コンダクタンス（ｇｍ ）法と呼ばれるものがある。
コンダクタンス（ｇｍ ）法と呼ばれるものがある。
【００１０】この方法は、ソ−スあるいはドレイン領域
に印加される電圧を操作してソ−スあるいはドレイン領
域の周囲に形成される空乏層を伸縮させることにより、
相互コンダクタンスに対するソ−スあるいはドレイン近
傍の界面準位及び界面電荷の関与を制御して、ソ−スあ
るいはドレイン近傍の界面準位及び界面電荷を評価する
ものである。
に印加される電圧を操作してソ−スあるいはドレイン領
域の周囲に形成される空乏層を伸縮させることにより、
相互コンダクタンスに対するソ−スあるいはドレイン近
傍の界面準位及び界面電荷の関与を制御して、ソ−スあ
るいはドレイン近傍の界面準位及び界面電荷を評価する
ものである。
【００１１】このような方法にあっては、トランジスタ
における空間的な非一様性を評価することが可能となる
。
における空間的な非一様性を評価することが可能となる
。
【００１２】しかしながら、このような方法にあっては
、ソ−スあるいはドレイン領域の周囲に形成される空乏
層の伸縮を正確に捕捉しなければならず、十分な評価結
果を得ることが困難になっていた。また、微細化された
ＦＥＴにあっては、不純物濃度の空間的な分布状態を考
慮しなければならず、不純物濃度の空間分布をモデル化
して、計算機によるシミュレーションが必要となる。 このため、精密な評価結果を容易に得ることが極めて困
難になっていた。
、ソ−スあるいはドレイン領域の周囲に形成される空乏
層の伸縮を正確に捕捉しなければならず、十分な評価結
果を得ることが困難になっていた。また、微細化された
ＦＥＴにあっては、不純物濃度の空間的な分布状態を考
慮しなければならず、不純物濃度の空間分布をモデル化
して、計算機によるシミュレーションが必要となる。 このため、精密な評価結果を容易に得ることが極めて困
難になっていた。
【００１３】さらには、計算機によりシミュレーション
を行なう場合には、界面電荷の分布状態をシミュレーシ
ョンの条件として予め与えておかなければならず、界面
電荷が発生するような劣化機構の評価には適していなか
った。
を行なう場合には、界面電荷の分布状態をシミュレーシ
ョンの条件として予め与えておかなければならず、界面
電荷が発生するような劣化機構の評価には適していなか
った。
【００１４】従来の他の代表的な評価方法として、チャ
ネル領域の半導体表面を周期的に反転状態と蓄積状態に
することにより界面準位による再結合電流を基板電流あ
るいはソ−ス電流あるいはドレイン電流として直接測定
し、界面準位密度を評価するチャージ・ポンピング法と
呼ばれる方法がある。
ネル領域の半導体表面を周期的に反転状態と蓄積状態に
することにより界面準位による再結合電流を基板電流あ
るいはソ−ス電流あるいはドレイン電流として直接測定
し、界面準位密度を評価するチャージ・ポンピング法と
呼ばれる方法がある。
【００１５】この方法にあって、チャネル内のしきい値
電圧及びフラットバンド電圧がチャネル方向に対して一
様な場合には界面準位密度を極めて精度良く評価するこ
とができる。
電圧及びフラットバンド電圧がチャネル方向に対して一
様な場合には界面準位密度を極めて精度良く評価するこ
とができる。
【００１６】しかしながら、素子が微細化されてしきい
値電圧やフラットバンド電圧が空間的に非一様な場合に
は、再結合電流に関与している界面準位の空間的位置を
特定することができず、有効な評価結果を得ることがで
きなかった。
値電圧やフラットバンド電圧が空間的に非一様な場合に
は、再結合電流に関与している界面準位の空間的位置を
特定することができず、有効な評価結果を得ることがで
きなかった。
【００１７】
【発明が解決しようとする課題】以上説明したように、
ＭＩＳ型ＦＥＴにおける界面の状態に係る素子特性を評
価する従来の評価方法にあっては、素子特性の変動をチ
ャネル領域全体に対して平均的にしかとらえることがで
きなかった。また、評価の対象となるそれぞれの素子特
性をそれぞれ分離してかつ比較的簡単に評価することが
困難であった。
ＭＩＳ型ＦＥＴにおける界面の状態に係る素子特性を評
価する従来の評価方法にあっては、素子特性の変動をチ
ャネル領域全体に対して平均的にしかとらえることがで
きなかった。また、評価の対象となるそれぞれの素子特
性をそれぞれ分離してかつ比較的簡単に評価することが
困難であった。
【００１８】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、半導体基板と
絶縁膜との界面の状態に係る素子特性を含む電気的特性
をそれぞれ独立して局所的かつ容易に評価し得る半導体
装置の評価方法を提供することにある。
たものであり、その目的とするところは、半導体基板と
絶縁膜との界面の状態に係る素子特性を含む電気的特性
をそれぞれ独立して局所的かつ容易に評価し得る半導体
装置の評価方法を提供することにある。
【００１９】［発明の構成］
【００２０】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、半導体基板上に絶縁膜を介
して形成されたゲート電極に、ハイレベル値とロウレベ
ル値間の電位変化率を略一定とする周期的なゲート電圧
をハイレベル値あるいはロウレベル値をそれぞれ独立し
て連続的に変化させて印加し、連続的に変化するゲート
電圧のハイレベル値あるいはロウレベル値に対応する基
板電流あるいはソ−ス電流あるいはドレイン電流を求め
、求められた基板電流あるいはソ−ス電流あるいはドレ
イン電流からチャネル方向のしきい値電圧の分布あるい
はフラットバンド電圧の分布を求めることを要旨とする
。
に、請求項１記載の発明は、半導体基板上に絶縁膜を介
して形成されたゲート電極に、ハイレベル値とロウレベ
ル値間の電位変化率を略一定とする周期的なゲート電圧
をハイレベル値あるいはロウレベル値をそれぞれ独立し
て連続的に変化させて印加し、連続的に変化するゲート
電圧のハイレベル値あるいはロウレベル値に対応する基
板電流あるいはソ−ス電流あるいはドレイン電流を求め
、求められた基板電流あるいはソ−ス電流あるいはドレ
イン電流からチャネル方向のしきい値電圧の分布あるい
はフラットバンド電圧の分布を求めることを要旨とする
。
【００２１】また、請求項２記載の発明は、半導体基板
上に絶縁膜を介して形成されたゲート電極に、ハイレベ
ル値とロウレベル値間の電位変化率を略一定とする周期
的なゲート電圧をハイレベル値あるいはロウレベル値を
それぞれ独立して連続的に変化させて印加し、連続的に
変化するゲート電圧のハイレベル値あるいはロウレベル
値に対応する基板電流あるいはソ−ス電流あるいはドレ
イン電流を求め、求められた基板電流あるいはソ−ス電
流あるいはドレイン電流からチャネル方向のしきい値電
圧の分布あるいはフラットバンド電圧の分布を求め、半
導体基板と絶縁膜の界面における再結合電流に関与する
界面準位の空間的位置を、求められたしきい値電圧の分
布及びフラットバンド電圧の分布からゲート電圧の振幅
に対応して求め、ゲート電圧の振幅に対応して得られた
再結合電流に関与する界面準位の空間的位置と基板電流
あるいはソース電流あるいはドレイン電流とに基づいて
界面準位密度即ち界面準位のエネルギ−密度とその空間
分布を求めることを要旨とする。
上に絶縁膜を介して形成されたゲート電極に、ハイレベ
ル値とロウレベル値間の電位変化率を略一定とする周期
的なゲート電圧をハイレベル値あるいはロウレベル値を
それぞれ独立して連続的に変化させて印加し、連続的に
変化するゲート電圧のハイレベル値あるいはロウレベル
値に対応する基板電流あるいはソ−ス電流あるいはドレ
イン電流を求め、求められた基板電流あるいはソ−ス電
流あるいはドレイン電流からチャネル方向のしきい値電
圧の分布あるいはフラットバンド電圧の分布を求め、半
導体基板と絶縁膜の界面における再結合電流に関与する
界面準位の空間的位置を、求められたしきい値電圧の分
布及びフラットバンド電圧の分布からゲート電圧の振幅
に対応して求め、ゲート電圧の振幅に対応して得られた
再結合電流に関与する界面準位の空間的位置と基板電流
あるいはソース電流あるいはドレイン電流とに基づいて
界面準位密度即ち界面準位のエネルギ−密度とその空間
分布を求めることを要旨とする。
【００２２】さらに、請求項３記載の発明は、半導体基
板上に絶縁膜を介して形成されたゲート電極に、ハイレ
ベル値とロウレベル値間の電位変化率を略一定とする周
期的なゲート電圧を印加して得られる再結合電流に関与
する前記半導体基板と前記絶縁膜の界面における界面準
位のエネルギ−を、界面準位発生機構が認識された範囲
内に設定し、ハイベレル値あるいはロ−レベル値が連続
的に変化するゲート電圧を前記ゲート電極に印加して第
１の基板電流あるいはソ−ス電流あるいはドレイン電流
を求め、前記第１の基板電流あるいはソ−ス電流あるい
はドレイン電流からチャネル方向の第１のしきい値電圧
あるいはフラットバンド電圧の分布を求め、前記ゲート
電極のトランジスタにストレスを与え、前記第１の基板
電流あるいはソ−ス電流あるいはドレイン電流を得たと
同様にしてストレス印加後の第２の基板電流あるいはソ
−ス電流あるいはドレイン電流を求め、前記第２の基板
電流あるいはソ−ス電流あるいはドレイン電流からチャ
ネル方向のストレス印加後の第２のしきい値電圧あるい
はフラットバンド電圧の分布を求め、前記第１のしきい
値電圧あるいはフラットバンド電圧の分布と前記第２の
しきい値電圧あるいはフラットバンド電圧の分布との差
に基づいてチャネル方向の界面電荷密度の分布を求める
ことを要旨とする。
板上に絶縁膜を介して形成されたゲート電極に、ハイレ
ベル値とロウレベル値間の電位変化率を略一定とする周
期的なゲート電圧を印加して得られる再結合電流に関与
する前記半導体基板と前記絶縁膜の界面における界面準
位のエネルギ−を、界面準位発生機構が認識された範囲
内に設定し、ハイベレル値あるいはロ−レベル値が連続
的に変化するゲート電圧を前記ゲート電極に印加して第
１の基板電流あるいはソ−ス電流あるいはドレイン電流
を求め、前記第１の基板電流あるいはソ−ス電流あるい
はドレイン電流からチャネル方向の第１のしきい値電圧
あるいはフラットバンド電圧の分布を求め、前記ゲート
電極のトランジスタにストレスを与え、前記第１の基板
電流あるいはソ−ス電流あるいはドレイン電流を得たと
同様にしてストレス印加後の第２の基板電流あるいはソ
−ス電流あるいはドレイン電流を求め、前記第２の基板
電流あるいはソ−ス電流あるいはドレイン電流からチャ
ネル方向のストレス印加後の第２のしきい値電圧あるい
はフラットバンド電圧の分布を求め、前記第１のしきい
値電圧あるいはフラットバンド電圧の分布と前記第２の
しきい値電圧あるいはフラットバンド電圧の分布との差
に基づいてチャネル方向の界面電荷密度の分布を求める
ことを要旨とする。
【００２３】
【作用】この発明は、ハイレベル値とロウレベル値との
間の電位上昇率及び下降率を略一定とする周期的に変化
するパルス信号をゲート電極に印加し、このパルス信号
のハイレベル値あるいはロウレベル値を連続的に変化し
て得られる基板電流あるいはソ−ス電流あるいはドレイ
ン電流に基づいて、しきい値電圧、フラットバンド電圧
、界面準位及び界面電荷のチャネル方向の分布状態を評
価するようにしている。
間の電位上昇率及び下降率を略一定とする周期的に変化
するパルス信号をゲート電極に印加し、このパルス信号
のハイレベル値あるいはロウレベル値を連続的に変化し
て得られる基板電流あるいはソ−ス電流あるいはドレイ
ン電流に基づいて、しきい値電圧、フラットバンド電圧
、界面準位及び界面電荷のチャネル方向の分布状態を評
価するようにしている。
【００２４】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
する。
【００２５】図１はこの発明の一実施例に係る半導体装
置の評価方法にしたがって評価を行なうための構成を示
す図である。同図に示す実施例は、従来のチャージポン
ピング法を基本としており、同図に示す構成ではＭＩＳ
型ＦＥＴにおける基板電流及びソース電流、ドレイン電
流を測定する。
置の評価方法にしたがって評価を行なうための構成を示
す図である。同図に示す実施例は、従来のチャージポン
ピング法を基本としており、同図に示す構成ではＭＩＳ
型ＦＥＴにおける基板電流及びソース電流、ドレイン電
流を測定する。
【００２６】図１において、評価対象となる測定試料は
、シリコンのＮ型半導体基板１に形成されたＰ型のソー
ス領域２及びドレイン領域３間のチャネル領域上に１０
０Å程度の膜厚の窒化酸化膜からなる絶縁膜４を介して
ゲート電極５が形成されてなるＭＯＳ型のＰチャネルＦ
ＥＴであり、測定試料としてゲート幅を１０μｍとする
ゲート長１μｍ，２μｍ，４μｍの試料を用意した。
、シリコンのＮ型半導体基板１に形成されたＰ型のソー
ス領域２及びドレイン領域３間のチャネル領域上に１０
０Å程度の膜厚の窒化酸化膜からなる絶縁膜４を介して
ゲート電極５が形成されてなるＭＯＳ型のＰチャネルＦ
ＥＴであり、測定試料としてゲート幅を１０μｍとする
ゲート長１μｍ，２μｍ，４μｍの試料を用意した。
【００２７】このようなＦＥＴにおいて、基板１には基
板電流を測定するための電流計６が接続され、ソース領
域２及びドレイン領域３には、それぞれの領域の電流を
測定するための電流計７，８及び電圧計９，１０がそれ
ぞれ接続されている。また、ゲート電極５には、ゲート
電極５に印加する電圧を発生して供給するパルス信号発
生器１１が接続されている。
板電流を測定するための電流計６が接続され、ソース領
域２及びドレイン領域３には、それぞれの領域の電流を
測定するための電流計７，８及び電圧計９，１０がそれ
ぞれ接続されている。また、ゲート電極５には、ゲート
電極５に印加する電圧を発生して供給するパルス信号発
生器１１が接続されている。
【００２８】このような構成において、図２の波形図に
示すように、立ち上がりの傾き及び立ち下がりの傾きを
ロウレベル（ＶＧＬ）及びハイレベル（ＶＧＨ）の電位
によらず一定とし例えば２５（ｎｓ／Ｖ）程度とする。 また、例えば１ＭＨｚ程度の周期のパルス信号をパルス
信号発生器１１からゲート電圧としてゲート電極５に印
加する。
示すように、立ち上がりの傾き及び立ち下がりの傾きを
ロウレベル（ＶＧＬ）及びハイレベル（ＶＧＨ）の電位
によらず一定とし例えば２５（ｎｓ／Ｖ）程度とする。 また、例えば１ＭＨｚ程度の周期のパルス信号をパルス
信号発生器１１からゲート電圧としてゲート電極５に印
加する。
【００２９】このように、電位変化率が一定なパルス信
号をゲート電極５に印加することにより、ゲート電圧の
ＶＧＬ，ＶＧＨによらず絶縁膜４と半導体の界面に蓄積
された電荷の放出時間が一定となり、ゲート電圧の印加
により発生する再結合電流に関与する界面準位のエネル
ギー範囲が、界面のチャネル領域上の位置によらず特定
される。チャネル領域における局所的なしきい値電圧（
ＶＴＨ）及びフラットバント電圧（ＶＦＢ）が、図２に
示すようなゲート電圧のＶＧＬ，ＶＧＨの範囲内にある
場合、すなわち、ＮＭＯＳの場合はＶＧＨ＞ＶＴＨ，Ｖ
ＦＢ＞ＶＧＬの条件がＰＭＯＳの場合はＶＧＨ＜ＶＴＨ
＜ＶＦＢ＜ＶＧＬの条件が満足される領域の界面が再結
合領域となる。
号をゲート電極５に印加することにより、ゲート電圧の
ＶＧＬ，ＶＧＨによらず絶縁膜４と半導体の界面に蓄積
された電荷の放出時間が一定となり、ゲート電圧の印加
により発生する再結合電流に関与する界面準位のエネル
ギー範囲が、界面のチャネル領域上の位置によらず特定
される。チャネル領域における局所的なしきい値電圧（
ＶＴＨ）及びフラットバント電圧（ＶＦＢ）が、図２に
示すようなゲート電圧のＶＧＬ，ＶＧＨの範囲内にある
場合、すなわち、ＮＭＯＳの場合はＶＧＨ＞ＶＴＨ，Ｖ
ＦＢ＞ＶＧＬの条件がＰＭＯＳの場合はＶＧＨ＜ＶＴＨ
＜ＶＦＢ＜ＶＧＬの条件が満足される領域の界面が再結
合領域となる。
【００３０】この時、ゲート電圧の印加によって発生す
る再結合電流は、再結合電流に関与する界面準位のエネ
ルギ−範囲が一定であるため、劣化前の界面準位密度が
空間的にほぼ一定のＦＥＴにあっては再結合領域の面積
、そして、ゲート幅方向にチャネル領域の不純物濃度が
一様である場合には、再結合領域はゲート長に比例する
。
る再結合電流は、再結合電流に関与する界面準位のエネ
ルギ−範囲が一定であるため、劣化前の界面準位密度が
空間的にほぼ一定のＦＥＴにあっては再結合領域の面積
、そして、ゲート幅方向にチャネル領域の不純物濃度が
一様である場合には、再結合領域はゲート長に比例する
。
【００３１】したがって、図２に示すような電位変化率
の一定なパルス信号をゲート電極５に印加した場合には
、ＶＴＨ，ＶＦＢのチャネル方向の電位分布が例えば図
３に示すような状態であるならば、上述した電位関係が
成立するソース領域及びドレイン領域２の近傍における
チャネル領域の一部が図３に示すように再結合領域とな
り、その長さに比例した再結合電流が発生することにな
る。
の一定なパルス信号をゲート電極５に印加した場合には
、ＶＴＨ，ＶＦＢのチャネル方向の電位分布が例えば図
３に示すような状態であるならば、上述した電位関係が
成立するソース領域及びドレイン領域２の近傍における
チャネル領域の一部が図３に示すように再結合領域とな
り、その長さに比例した再結合電流が発生することにな
る。
【００３２】そこで、ＶＧＬを一定としＶＧＨが可変さ
れるパルス信号をゲート電極５に印加すると、ＶＧＨ以
下あるいは以上のしきい値電圧となる界面の界面準位が
再結合電流に関与し、ゲート電圧におけるＶＧＨの変化
に対してドレイン電流が例えば図４に示すように変化す
ると、このドレイン電流の変化がドレイン近傍のチャネ
ル方向のしきい値電圧の分布状態を示し、図４に示すよ
うなしきい値電圧の分布となる。また、ＶＧＨを一定と
するＶＧＬの変化に対する基板電流の変化がチャネル方
向のフラットバンド電圧の分布状態を示すことになる。
れるパルス信号をゲート電極５に印加すると、ＶＧＨ以
下あるいは以上のしきい値電圧となる界面の界面準位が
再結合電流に関与し、ゲート電圧におけるＶＧＨの変化
に対してドレイン電流が例えば図４に示すように変化す
ると、このドレイン電流の変化がドレイン近傍のチャネ
ル方向のしきい値電圧の分布状態を示し、図４に示すよ
うなしきい値電圧の分布となる。また、ＶＧＨを一定と
するＶＧＬの変化に対する基板電流の変化がチャネル方
向のフラットバンド電圧の分布状態を示すことになる。
【００３３】一方、ソ−ス電流とドレイン電流の和であ
る基板電流は、発生した基板電流に関与するＶＧＨのし
きい値電圧に対応した２つの界面の位置のそれぞれソー
ス領域２、ドレイン領域３の端部からの距離の和の１次
関数で表わされ、この１次関数の係数、すなわち飽和基
板電流とチャネル長との比例定数は、ゲート長に対する
飽和再結合電流の直線性から得られ、前述したゲート長
が１μｍ，２μｍ，４μｍに対する飽和再結合電流は図
５に示すような測定結果が得られた。
る基板電流は、発生した基板電流に関与するＶＧＨのし
きい値電圧に対応した２つの界面の位置のそれぞれソー
ス領域２、ドレイン領域３の端部からの距離の和の１次
関数で表わされ、この１次関数の係数、すなわち飽和基
板電流とチャネル長との比例定数は、ゲート長に対する
飽和再結合電流の直線性から得られ、前述したゲート長
が１μｍ，２μｍ，４μｍに対する飽和再結合電流は図
５に示すような測定結果が得られた。
【００３４】このように、ゲート電極５に印加される電
位変化率が一定のパルス信号に対して得られる基板電流
あるいはソ−ス電流あるいはドレイン電流から、チャネ
ル領域のしきい値電圧の分布状態及びフラットバンド電
圧の分布状態が得られ、局所的なしきい値電圧及びフラ
ットバンド電圧が得られる。
位変化率が一定のパルス信号に対して得られる基板電流
あるいはソ−ス電流あるいはドレイン電流から、チャネ
ル領域のしきい値電圧の分布状態及びフラットバンド電
圧の分布状態が得られ、局所的なしきい値電圧及びフラ
ットバンド電圧が得られる。
【００３５】前述したゲート長が１μｍのＦＥＴに対し
て、例えばパルス信号のＶＧＬを５ＶとしてＶＧＨを５
Ｖから−３Ｖの範囲で可変した時の基板電流及びドレイ
ン電流、ソース電流は、図６に示すような測定結果が得
られた。また、同一のＦＥＴに対してパルス信号のＶＧ
Ｈを−３ＶとしてＶＧＬを−３Ｖから５Ｖの範囲で可変
した時の基板電流は、図７に示すような測定結果が得ら
れた。
て、例えばパルス信号のＶＧＬを５ＶとしてＶＧＨを５
Ｖから−３Ｖの範囲で可変した時の基板電流及びドレイ
ン電流、ソース電流は、図６に示すような測定結果が得
られた。また、同一のＦＥＴに対してパルス信号のＶＧ
Ｈを−３ＶとしてＶＧＬを−３Ｖから５Ｖの範囲で可変
した時の基板電流は、図７に示すような測定結果が得ら
れた。
【００３６】図６に示す測定結果において、ドレイン電
流とソース電流が同様の特性を示し、これらの測定結果
と前述したゲート長に対する飽和基板電流の関係とから
、基板電流の特性曲線をチャネル領域の中央で左右対称
とした特性曲線として、図８に示すように、チャネル方
向におけるしきい値電圧ＶＴＨの空間分布が得られる。 また、図７に示すＶＧＬに対する基板電流の特性曲線を
チャネル領域の中央で左右対称とした特性曲線として、
図８に示すように、チャネル方向におけるフラットバン
ド電圧ＶＦＢの空間分布が得られる。
流とソース電流が同様の特性を示し、これらの測定結果
と前述したゲート長に対する飽和基板電流の関係とから
、基板電流の特性曲線をチャネル領域の中央で左右対称
とした特性曲線として、図８に示すように、チャネル方
向におけるしきい値電圧ＶＴＨの空間分布が得られる。 また、図７に示すＶＧＬに対する基板電流の特性曲線を
チャネル領域の中央で左右対称とした特性曲線として、
図８に示すように、チャネル方向におけるフラットバン
ド電圧ＶＦＢの空間分布が得られる。
【００３７】次に、前述した試料のＦＥＴに、ドレイン
領域３に−６Ｖ、ゲート電極５に−２Ｖを１０００秒間
印加するストレスを与えて素子を劣化させ、その後前述
したと同様にして、ゲート電圧のＶＧＨを可変して基板
電流及びドレイン電流、ソース電流を測定する。このス
トレス印加後の基板電流及びドレイン電流、ソース電流
の測定値は図９に示すような結果が得られた。
領域３に−６Ｖ、ゲート電極５に−２Ｖを１０００秒間
印加するストレスを与えて素子を劣化させ、その後前述
したと同様にして、ゲート電圧のＶＧＨを可変して基板
電流及びドレイン電流、ソース電流を測定する。このス
トレス印加後の基板電流及びドレイン電流、ソース電流
の測定値は図９に示すような結果が得られた。
【００３８】図９において、ソース電流の特性及び基板
電流における飽和電流の値は図６に示したものに比して
変化していないのに対して、ドレイン電流及び図１０に
示す基板電流の飽和電流に達するまでの特性が変化して
いる。これらのことから、ドレイン領域３の近傍が劣化
し、劣化前後の基板電流における飽和電流値が変化して
いないということにより、再結合に関与している特定さ
れた界面準位のエネルギ−範囲内において劣化後に新た
に界面準位が発生していないということがわかる。
電流における飽和電流の値は図６に示したものに比して
変化していないのに対して、ドレイン電流及び図１０に
示す基板電流の飽和電流に達するまでの特性が変化して
いる。これらのことから、ドレイン領域３の近傍が劣化
し、劣化前後の基板電流における飽和電流値が変化して
いないということにより、再結合に関与している特定さ
れた界面準位のエネルギ−範囲内において劣化後に新た
に界面準位が発生していないということがわかる。
【００３９】したがって、図１０に示したストレス印加
後の基板電流の特性曲線から、ストレス印加後のしきい
値電圧は図１１に示すように得られる。
後の基板電流の特性曲線から、ストレス印加後のしきい
値電圧は図１１に示すように得られる。
【００４０】また、図１１に示す劣化によるしきい値電
圧の変化は、界面電荷によるものであるから、このしき
い値電圧の変化から図１２に示すように、界面電荷密度
の分布状態が求められる。
圧の変化は、界面電荷によるものであるから、このしき
い値電圧の変化から図１２に示すように、界面電荷密度
の分布状態が求められる。
【００４１】なお、ストレス印加時間に対するしきい値
電圧ＶＴＨ、界面電荷の分布及び界面電荷の総量は、そ
れぞれ図１３，図１４，図１５に示すような測定結果が
得られた。
電圧ＶＴＨ、界面電荷の分布及び界面電荷の総量は、そ
れぞれ図１３，図１４，図１５に示すような測定結果が
得られた。
【００４２】このように、上記実施例では、再結合領域
を特定し、界面準位に係るしきい値電圧ＶＴＨ、フラッ
トバンド電圧ＶＦＢ、界面準位密度、界面電荷密度の分
布状態をそれぞれ独立分離して、複雑なシミュレーショ
ン等を行なうことなく極めて容易に求めることができる
。
を特定し、界面準位に係るしきい値電圧ＶＴＨ、フラッ
トバンド電圧ＶＦＢ、界面準位密度、界面電荷密度の分
布状態をそれぞれ独立分離して、複雑なシミュレーショ
ン等を行なうことなく極めて容易に求めることができる
。
【００４３】なお、この発明は上記実施例に限定される
ことなく、例えば評価対象となるＦＥＴの構造や絶縁膜
の膜質等に左右されることなく、また、界面の関与する
再結合電流が、その位置によらずその面積にのみ比例す
るようにすれば、ゲード電極に印加されるゲート電圧の
立ち上がりの傾き及び立ち下がりの傾きを略一定としな
くともよい。
ことなく、例えば評価対象となるＦＥＴの構造や絶縁膜
の膜質等に左右されることなく、また、界面の関与する
再結合電流が、その位置によらずその面積にのみ比例す
るようにすれば、ゲード電極に印加されるゲート電圧の
立ち上がりの傾き及び立ち下がりの傾きを略一定としな
くともよい。
【００４４】
【発明の効果】以上説明したように、この発明によれば
、電位変化率が略一定のパルス信号をゲート電極に印加
して得られる再結合電流に関与する界面準位の空間的エ
ネルギ−を特定し、得られた基板電流あるいはソ−ス電
流あるいはドレイン電流に基づいて界面準位に係るＦＥ
Ｔの電気的特性の分布状態を求めるようにしたので、上
記特性をそれぞれ独立して局所的にかつ容易に評価する
ことが可能となる。
、電位変化率が略一定のパルス信号をゲート電極に印加
して得られる再結合電流に関与する界面準位の空間的エ
ネルギ−を特定し、得られた基板電流あるいはソ−ス電
流あるいはドレイン電流に基づいて界面準位に係るＦＥ
Ｔの電気的特性の分布状態を求めるようにしたので、上
記特性をそれぞれ独立して局所的にかつ容易に評価する
ことが可能となる。
【図１】この発明の一実施例に係る測定の構成を示す図
である。
である。
【図２】図１に示す測定におけるＦＥＴに印加されるゲ
ート電圧の波形を示す図である。
ート電圧の波形を示す図である。
【図３】図２に示すゲート電圧に対するＦＥＴの特性変
動の様子を示す図である。
動の様子を示す図である。
【図４】図２に示すゲート電圧に対するＦＥＴの特性変
動の様子を示す図である。
動の様子を示す図である。
【図５】図１に示す測定におけるＦＥＴの電気的特性の
測定結果を示す図である。
測定結果を示す図である。
【図６】図１に示す測定におけるＦＥＴの電気的特性の
測定結果を示す図である。
測定結果を示す図である。
【図７】図１に示す測定におけるＦＥＴの電気的特性の
測定結果を示す図である。
測定結果を示す図である。
【図８】図１に示す測定におけるＦＥＴの電気的特性の
測定結果を示す図である。
測定結果を示す図である。
【図９】図１に示す測定におけるＦＥＴの電気的特性の
測定結果を示す図である。
測定結果を示す図である。
【図１０】図１に示す測定におけるＦＥＴの電気的特性
の測定結果を示す図である。
の測定結果を示す図である。
【図１１】図１に示す測定におけるＦＥＴの電気的特性
の測定結果を示す図である。
の測定結果を示す図である。
【図１２】図１に示す測定におけるＦＥＴの電気的特性
を示す図である。
を示す図である。
【図１３】図１に示す測定におけるＦＥＴの電気的特性
の測定結果を示す図である。
の測定結果を示す図である。
【図１４】図１に示す測定におけるＦＥＴの電気的特性
の測定結果を示す図である。
の測定結果を示す図である。
【図１５】図１に示す測定におけるＦＥＴの電気的特性
の測定結果を示す図である。
の測定結果を示す図である。
１ 半導体基板
２ ソース領域
３ ドレイン領域
４ 絶縁膜
５ ゲート電極
６，７，８ 電流計
９，１０ 電圧計
１１ パルス信号発生器
Claims (3)
- 【請求項１】 半導体基板上に絶縁膜を介して形成さ
れたゲート電極に、ハイレベル値とロウレベル値間の電
位変化率を略一定とする周期的なゲート電圧をハイレベ
ル値あるいはロウレベル値をそれぞれ独立して連続的に
変化させて印加し、連続的に変化するゲート電圧のハイ
レベル値あるいはロウレベル値に対応する基板電流ある
いはソ−ス電流あるいはドレイン電流を求め、求められ
た基板電流からチャネル方向のしきい値電圧の分布ある
いはフラットバンド電圧の分布を求めることを特徴とす
る半導体装置の評価方法。 - 【請求項２】 半導体基板上に絶縁膜を介して形成さ
れたゲート電極に、ハイレベル値とロウレベル値間の電
位変化率を略一定とする周期的なゲート電圧をハイレベ
ル値あるいはロウレベル値をそれぞれ独立して連続的に
変化させて印加し、連続的に変化するゲート電圧のハイ
レベル値あるいはロウレベル値に対応する基板電流ある
いはソ−ス電流あるいはドレイン電流を求め、求められ
た基板電流あるいはソ−ス電流あるいはドレイン電流か
らチャネル方向のしきい値電圧の分布あるいはフラット
バンド電圧の分布を求め、再結合電流に関与する半導体
基板と絶縁膜の界面における界面準位の空間的位置を、
求められたしきい値電圧の分布及びフラットバンド電圧
の分布からゲート電圧の振幅に対応して求め、ゲート電
圧の振幅に対応して得られた再結合電流に関与する界面
準位の位置と基板電流あるいはソ−ス電流あるいはドレ
イン電流とに基づいて界面準位密度及びその空間分布を
求めることを特徴とする半導体装置の評価方法。 - 【請求項３】 半導体基板上に絶縁膜を介して形成さ
れたゲート電極に、ハイレベル値とロウレベル値間の電
位変化率を略一定とする周期的なゲート電圧を印加して
得られる再結合電流に関与する前記半導体基板と前記絶
縁膜の界面における界面準位のエネルギ−を、界面準位
発生機構が認識された範囲内に設定し、ハイベレル値あ
るいはロ−レベル値が連続的に変化するゲート電圧を前
記ゲート電極に印加して第１の基板電流あるいはソ−ス
電流あるいはドレイン電流を求め、前記第１の基板電流
からチャネル方向の第１のしきい値電圧あるいはフラッ
トバンド電圧の分布を求め、前記ゲート電極のトランジ
スタにストレスを与え、前記第１の基板電流を得たと同
様にしてストレス印加後の第２の基板電流あるいはソ−
ス電流あるいはドレイン電流を求め、前記第２の基板電
流あるいはソ−ス電流あるいはドレイン電流からチャネ
ル方向のストレス印加後の第２のしきい値電圧あるいは
フラットバンド電圧の分布を求め、前記第１のしきい値
電圧あるいはフラットバンド電圧の分布と前記第２のし
きい値電圧あるいはフラットバンド電圧の分布との差に
基づいてチャネル方向の界面電荷密度の分布を求めるこ
とを特徴とする半導体装置の評価方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06720891A JP3247396B2 (ja) | 1991-03-29 | 1991-03-29 | 半導体装置の評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06720891A JP3247396B2 (ja) | 1991-03-29 | 1991-03-29 | 半導体装置の評価方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04302452A true JPH04302452A (ja) | 1992-10-26 |
| JP3247396B2 JP3247396B2 (ja) | 2002-01-15 |
Family
ID=13338263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06720891A Expired - Fee Related JP3247396B2 (ja) | 1991-03-29 | 1991-03-29 | 半導体装置の評価方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3247396B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006352111A (ja) * | 2005-06-03 | 2006-12-28 | Interuniv Micro Electronica Centrum Vzw | 半導体デバイスに格納された電荷の分布を抽出するための方法 |
| CN103367193A (zh) * | 2013-07-24 | 2013-10-23 | 北京大学 | 栅氧化层陷阱密度及位置的测试方法及装置 |
| JP2024543710A (ja) * | 2022-03-23 | 2024-11-21 | ミツビシ・エレクトリック・アールアンドディー・センター・ヨーロッパ・ビーヴィ | パワー半導体モジュールのフラットバンド電圧の測定方法 |
| CN119689196A (zh) * | 2024-12-04 | 2025-03-25 | 北京智芯微电子科技有限公司 | 半导体器件界面缺陷测试方法及系统 |
-
1991
- 1991-03-29 JP JP06720891A patent/JP3247396B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006352111A (ja) * | 2005-06-03 | 2006-12-28 | Interuniv Micro Electronica Centrum Vzw | 半導体デバイスに格納された電荷の分布を抽出するための方法 |
| CN103367193A (zh) * | 2013-07-24 | 2013-10-23 | 北京大学 | 栅氧化层陷阱密度及位置的测试方法及装置 |
| JP2024543710A (ja) * | 2022-03-23 | 2024-11-21 | ミツビシ・エレクトリック・アールアンドディー・センター・ヨーロッパ・ビーヴィ | パワー半導体モジュールのフラットバンド電圧の測定方法 |
| CN119689196A (zh) * | 2024-12-04 | 2025-03-25 | 北京智芯微电子科技有限公司 | 半导体器件界面缺陷测试方法及系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3247396B2 (ja) | 2002-01-15 |
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