JPH04302468A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04302468A JPH04302468A JP3091411A JP9141191A JPH04302468A JP H04302468 A JPH04302468 A JP H04302468A JP 3091411 A JP3091411 A JP 3091411A JP 9141191 A JP9141191 A JP 9141191A JP H04302468 A JPH04302468 A JP H04302468A
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- Japan
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- film
- lower electrode
- insulating film
- stacked capacitor
- dynamic ram
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、ＭＯＳダイナミックＲＡＭに適用して好適なもの
である。
特に、ＭＯＳダイナミックＲＡＭに適用して好適なもの
である。
【０００２】
【従来の技術】ＭＯＳダイナミックＲＡＭは、集積回路
技術の発展により、大容量化及び高密度化が益々進展し
ており、特性の向上も著しい。
技術の発展により、大容量化及び高密度化が益々進展し
ており、特性の向上も著しい。
【０００３】従来より主として用いられてきたＭＯＳダ
イナミックＲＡＭは、１個のＭＩＳトランジスタ（ＭＩ
ＳＦＥＴ）と１個の容量素子（キャパシタ）とによりメ
モリセルを構成し、ＭＩＳＦＥＴによるスイッチング作
用でキャパシタに対する電荷の蓄積又は検出を行ってメ
モリセルに対する情報の書き込み又は読み出しを行うも
のである。従って、素子の高密度化に伴い、キャパシタ
の占有面積の縮小を図って面積効率を向上させる必要が
生じてくる。
イナミックＲＡＭは、１個のＭＩＳトランジスタ（ＭＩ
ＳＦＥＴ）と１個の容量素子（キャパシタ）とによりメ
モリセルを構成し、ＭＩＳＦＥＴによるスイッチング作
用でキャパシタに対する電荷の蓄積又は検出を行ってメ
モリセルに対する情報の書き込み又は読み出しを行うも
のである。従って、素子の高密度化に伴い、キャパシタ
の占有面積の縮小を図って面積効率を向上させる必要が
生じてくる。
【０００４】近年、１Ｍビット〜４ＭビットのＭＯＳダ
イナミックＲＡＭ以降の超高集積ＭＯＳダイナミックＲ
ＡＭにおいては、メモリセルのキャパシタとして、半導
体基板の表面にゲート絶縁膜を介してプレート電極を形
成したプレーナ型キャパシタに代わり、一層目の電極（
下部電極）上に誘電体膜を介して二層目の電極（上部電
極）を形成したスタックトキャパシタ（ｓｔａｃｋｅｄ
ｃａｐａｃｉｔｏｒ）が広く用いられるようになって
いる。
イナミックＲＡＭ以降の超高集積ＭＯＳダイナミックＲ
ＡＭにおいては、メモリセルのキャパシタとして、半導
体基板の表面にゲート絶縁膜を介してプレート電極を形
成したプレーナ型キャパシタに代わり、一層目の電極（
下部電極）上に誘電体膜を介して二層目の電極（上部電
極）を形成したスタックトキャパシタ（ｓｔａｃｋｅｄ
ｃａｐａｃｉｔｏｒ）が広く用いられるようになって
いる。
【０００５】このスタックトキャパシタセルを用いた従
来のＭＯＳダイナミックＲＡＭの一例を図７に示す。
来のＭＯＳダイナミックＲＡＭの一例を図７に示す。
【０００６】同図に示すように、この従来のＭＯＳダイ
ナミックＲＡＭにおいては、例えばｐ型シリコン（Ｓｉ
）基板１０１の表面にフィールド絶縁膜１０２が選択的
に形成され、これによって素子間分離が行われている。 このフィールド絶縁膜１０２で囲まれた活性領域の表面
には、ゲート絶縁膜１０３が形成されている。ＷＬ１
′、ＷＬ２ ′はワード線を示す。これらのワード線Ｗ
Ｌ１ ′、ＷＬ２ ′の側壁には、サイドウォールスペ
ーサ１０４が形成されている。
ナミックＲＡＭにおいては、例えばｐ型シリコン（Ｓｉ
）基板１０１の表面にフィールド絶縁膜１０２が選択的
に形成され、これによって素子間分離が行われている。 このフィールド絶縁膜１０２で囲まれた活性領域の表面
には、ゲート絶縁膜１０３が形成されている。ＷＬ１
′、ＷＬ２ ′はワード線を示す。これらのワード線Ｗ
Ｌ１ ′、ＷＬ２ ′の側壁には、サイドウォールスペ
ーサ１０４が形成されている。
【０００７】ｐ型Ｓｉ基板１０１中には、ワード線ＷＬ
１ ′に対して自己整合的に、ソース領域又はドレイン
領域として用いられる例えばｎ＋ 型の拡散層１０５、
１０６が形成されている。これらの拡散層１０５、１０
６のうちのサイドウォールスペーサ１０４の下側の部分
には、例えばｎ− 型の低不純物濃度部１０５ａ、１０
６ａが形成されている。そして、ワード線ＷＬ１ ′と
これらの拡散層１０５、１０６とにより、アクセストラ
ンジスタとしてのｎチャネルＭＩＳＦＥＴが形成されて
いる。 この場合、このｎチャネルＭＩＳＦＥＴは、低不純物濃
度部１０６ａによりドレイン領域近傍の電界を緩和する
ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉ）構造
を有する。
１ ′に対して自己整合的に、ソース領域又はドレイン
領域として用いられる例えばｎ＋ 型の拡散層１０５、
１０６が形成されている。これらの拡散層１０５、１０
６のうちのサイドウォールスペーサ１０４の下側の部分
には、例えばｎ− 型の低不純物濃度部１０５ａ、１０
６ａが形成されている。そして、ワード線ＷＬ１ ′と
これらの拡散層１０５、１０６とにより、アクセストラ
ンジスタとしてのｎチャネルＭＩＳＦＥＴが形成されて
いる。 この場合、このｎチャネルＭＩＳＦＥＴは、低不純物濃
度部１０６ａによりドレイン領域近傍の電界を緩和する
ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉ）構造
を有する。
【０００８】図中、１０７は層間絶縁膜を示す。また、
１０８は下部電極（蓄積ノード）を示す。この下部電極
１０８は、層間絶縁膜１０７及びゲート絶縁膜１０３に
形成されたコンタクトホールＣ１ ′を通じて拡散層１
０６に接続されている。更に、１０９は誘電体膜を示す
。 また、１１０は上部電極（セルプレート）を示す。これ
らの上部電極１１０、誘電体膜１０９及び下部電極１０
８によりスタックトキャパシタが形成されている。そし
て、上述のアクセストランジスタとこのスタックトキャ
パシタとによりメモリセルが構成されている。
１０８は下部電極（蓄積ノード）を示す。この下部電極
１０８は、層間絶縁膜１０７及びゲート絶縁膜１０３に
形成されたコンタクトホールＣ１ ′を通じて拡散層１
０６に接続されている。更に、１０９は誘電体膜を示す
。 また、１１０は上部電極（セルプレート）を示す。これ
らの上部電極１１０、誘電体膜１０９及び下部電極１０
８によりスタックトキャパシタが形成されている。そし
て、上述のアクセストランジスタとこのスタックトキャ
パシタとによりメモリセルが構成されている。
【０００９】更に、１１１は層間絶縁膜を示す。また、
ＢＬ′はビット線を示す。このビット線ＢＬ′は、層間
絶縁膜１１１、１０７及びゲート絶縁膜１０３に形成さ
れたコンタクトホールＣ２ ′を通じて拡散層１０５に
接続されている。
ＢＬ′はビット線を示す。このビット線ＢＬ′は、層間
絶縁膜１１１、１０７及びゲート絶縁膜１０３に形成さ
れたコンタクトホールＣ２ ′を通じて拡散層１０５に
接続されている。
【００１０】
【発明が解決しようとする課題】上述の図７に示すよう
な構造の従来のＭＯＳダイナミックＲＡＭは、スタック
トキャパシタの占有面積に対する実効表面積が小さいた
めに、記憶容量が６４Ｍビット以上になると、スタック
トキャパシタの面積縮小に伴う記憶電荷量の減少により
、メモリセルに対する情報の読み出し及び書き込みを安
定して行うのに十分な特性を確保することが困難になっ
てしまうという問題があった。
な構造の従来のＭＯＳダイナミックＲＡＭは、スタック
トキャパシタの占有面積に対する実効表面積が小さいた
めに、記憶容量が６４Ｍビット以上になると、スタック
トキャパシタの面積縮小に伴う記憶電荷量の減少により
、メモリセルに対する情報の読み出し及び書き込みを安
定して行うのに十分な特性を確保することが困難になっ
てしまうという問題があった。
【００１１】そこで、本発明は、スタックトキャパシタ
の構造の改良により記憶電荷量を増大させ、例えば記憶
容量が６４Ｍビット以上のＭＯＳダイナミックＲＡＭに
適用した場合においても、メモリセルに対する情報の読
み出し及び書き込みを安定して行うことができる半導体
記憶装置を提供することを目的とする。
の構造の改良により記憶電荷量を増大させ、例えば記憶
容量が６４Ｍビット以上のＭＯＳダイナミックＲＡＭに
適用した場合においても、メモリセルに対する情報の読
み出し及び書き込みを安定して行うことができる半導体
記憶装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、ＭＩＳトランジスタとスタックトキャ
パシタとにより構成されたメモリセルを有する半導体記
憶装置において、スタックトキャパシタの下部電極の上
面に、半導体基板に対して実質的に垂直な側面を有する
凹凸を設けている。
に、本発明では、ＭＩＳトランジスタとスタックトキャ
パシタとにより構成されたメモリセルを有する半導体記
憶装置において、スタックトキャパシタの下部電極の上
面に、半導体基板に対して実質的に垂直な側面を有する
凹凸を設けている。
【００１３】
【作用】上述のように構成した本発明の半導体記憶装置
によれば、スタックトキャパシタの下部電極の上面に、
半導体基板に対して実質的に垂直な側面を有する凹凸を
設けているので、下部電極の実効表面積を、従来の構造
と比べて、大幅に増大させることができ、従って、その
分だけスタックトキャパシタの記憶電荷量を増大させる
ことができる。これにより、例えば記憶容量が６４Ｍビ
ット以上のＭＯＳダイナミックＲＡＭに適用した場合に
おいても、メモリセルに対する情報の読み出し及び書き
込みを安定して行うことができる。
によれば、スタックトキャパシタの下部電極の上面に、
半導体基板に対して実質的に垂直な側面を有する凹凸を
設けているので、下部電極の実効表面積を、従来の構造
と比べて、大幅に増大させることができ、従って、その
分だけスタックトキャパシタの記憶電荷量を増大させる
ことができる。これにより、例えば記憶容量が６４Ｍビ
ット以上のＭＯＳダイナミックＲＡＭに適用した場合に
おいても、メモリセルに対する情報の読み出し及び書き
込みを安定して行うことができる。
【００１４】
【実施例】以下、本発明の一実施例を図１〜図６を参照
して説明する。
して説明する。
【００１５】図１は本発明の一実施例によるＭＯＳダイ
ナミックＲＡＭを示す。
ナミックＲＡＭを示す。
【００１６】同図に示すように、この実施例によるＭＯ
ＳダイナミックＲＡＭにおいては、例えばｐ型Ｓｉ基板
のような半導体基板１の表面に例えば二酸化シリコン（
ＳｉＯ２ ）膜のようなフィールド絶縁膜２が選択的に
形成され、これによって素子間分離が行われている。こ
のフィールド絶縁膜２で囲まれた活性領域の表面には、
例えばＳｉＯ２ 膜のようなゲート絶縁膜３が形成され
ている。ＷＬ１ 、ＷＬ２ はワード線を示す。これら
のワード線ＷＬ１ 、ＷＬ２ は、例えばリン（Ｐ）の
ような不純物がドープされた一層目の多結晶Ｓｉ膜や、
この不純物がドープされた多結晶Ｓｉ膜上に例えばタン
グステンシリサイド（ＷＳｉｘ ）膜のような高融点金
属シリサイド膜を重ねたポリサイド膜により形成される
。これらのワード線ＷＬ１ 、ＷＬ２ の側壁には、例
えばＳｉＯ２ からなるサイドウォールスペーサ４が形
成されている。
ＳダイナミックＲＡＭにおいては、例えばｐ型Ｓｉ基板
のような半導体基板１の表面に例えば二酸化シリコン（
ＳｉＯ２ ）膜のようなフィールド絶縁膜２が選択的に
形成され、これによって素子間分離が行われている。こ
のフィールド絶縁膜２で囲まれた活性領域の表面には、
例えばＳｉＯ２ 膜のようなゲート絶縁膜３が形成され
ている。ＷＬ１ 、ＷＬ２ はワード線を示す。これら
のワード線ＷＬ１ 、ＷＬ２ は、例えばリン（Ｐ）の
ような不純物がドープされた一層目の多結晶Ｓｉ膜や、
この不純物がドープされた多結晶Ｓｉ膜上に例えばタン
グステンシリサイド（ＷＳｉｘ ）膜のような高融点金
属シリサイド膜を重ねたポリサイド膜により形成される
。これらのワード線ＷＬ１ 、ＷＬ２ の側壁には、例
えばＳｉＯ２ からなるサイドウォールスペーサ４が形
成されている。
【００１７】半導体基板１中には、ワード線ＷＬ１ に
対して自己整合的に、ソース領域又はドレイン領域とし
て用いられる例えばｎ＋ 型の拡散層５、６が形成され
ている。これらの拡散層５、６のうちのサイドウォール
スペーサ４の下側の部分には、例えばｎ− 型の低不純
物濃度部５ａ、６ａが形成されている。そして、ワード
線ＷＬ１ とこれらの拡散層５、６とにより、アクセス
トランジスタとしてのｎチャネルＭＩＳＦＥＴが形成さ
れている。この場合、このｎチャネルＭＩＳＦＥＴは、
低不純物濃度部６ａによりドレイン領域近傍の電界を緩
和するＬＤＤ構造を有する。
対して自己整合的に、ソース領域又はドレイン領域とし
て用いられる例えばｎ＋ 型の拡散層５、６が形成され
ている。これらの拡散層５、６のうちのサイドウォール
スペーサ４の下側の部分には、例えばｎ− 型の低不純
物濃度部５ａ、６ａが形成されている。そして、ワード
線ＷＬ１ とこれらの拡散層５、６とにより、アクセス
トランジスタとしてのｎチャネルＭＩＳＦＥＴが形成さ
れている。この場合、このｎチャネルＭＩＳＦＥＴは、
低不純物濃度部６ａによりドレイン領域近傍の電界を緩
和するＬＤＤ構造を有する。
【００１８】図中、７は層間絶縁膜を示す。この層間絶
縁膜７は、例えばＳｉＯ２ 膜やリンシリケートガラス
（ＰＳＧ）膜やホウ素リンシリケートガラス（ＢＰＳＧ
）膜やヒ素シリケートガラス（ＡｓＳＧ）膜などにより
形成される。
縁膜７は、例えばＳｉＯ２ 膜やリンシリケートガラス
（ＰＳＧ）膜やホウ素リンシリケートガラス（ＢＰＳＧ
）膜やヒ素シリケートガラス（ＡｓＳＧ）膜などにより
形成される。
【００１９】８は例えばリンのような不純物がドープさ
れた二層目の多結晶Ｓｉ膜により形成された下部電極（
蓄積ノード）を示す。この下部電極８は、層間絶縁膜７
及びゲート絶縁膜３に形成されたコンタクトホールＣ１
を通じて拡散層６に接続されている。この下部電極８
を形成する多結晶Ｓｉ膜の膜厚は、例えば図７に示す従
来のＭＯＳダイナミックＲＡＭに比べて２倍程度、例え
ば０．６〜２．０μｍ程度とするのが好ましい。
れた二層目の多結晶Ｓｉ膜により形成された下部電極（
蓄積ノード）を示す。この下部電極８は、層間絶縁膜７
及びゲート絶縁膜３に形成されたコンタクトホールＣ１
を通じて拡散層６に接続されている。この下部電極８
を形成する多結晶Ｓｉ膜の膜厚は、例えば図７に示す従
来のＭＯＳダイナミックＲＡＭに比べて２倍程度、例え
ば０．６〜２．０μｍ程度とするのが好ましい。
【００２０】この実施例においては、この下部電極８の
上面に、半導体基板１に対してほぼ垂直な側面を有する
凹凸８ａが形成されている。ここで、この凹凸８ａの凹
部のアスペクト比は、下部電極８の実効表面積をできる
だけ増大させることができるように選ばれる。例えば、
このアスペクト比を２以上とすれば、下部電極８の実効
表面積を占有面積の約２倍以上に増大させることができ
る。なお、この凹凸８ａは必ずしも規則的に配列されて
いる必要はない。
上面に、半導体基板１に対してほぼ垂直な側面を有する
凹凸８ａが形成されている。ここで、この凹凸８ａの凹
部のアスペクト比は、下部電極８の実効表面積をできる
だけ増大させることができるように選ばれる。例えば、
このアスペクト比を２以上とすれば、下部電極８の実効
表面積を占有面積の約２倍以上に増大させることができ
る。なお、この凹凸８ａは必ずしも規則的に配列されて
いる必要はない。
【００２１】図中、９は誘電体膜を示す。この誘電体膜
９は、例えばＳｉＯ２ 膜と窒化シリコン（Ｓｉ３ Ｎ
４ ）膜とＳｉＯ２ 膜との三層膜（ＯＮＯ膜）により
形成される。このＯＮＯ膜の膜厚は例えば１５０Å程度
である。また、１０は例えばリンのような不純物がドー
プされた三層目の多結晶Ｓｉ膜により形成された上部電
極（セルプレート）を示す。これらの上部電極１０、誘
電体膜９及び下部電極８によりスタックトキャパシタが
形成されている。そして、上述のアクセストランジスタ
とこのスタックトキャパシタとによりメモリセルが構成
されている。
９は、例えばＳｉＯ２ 膜と窒化シリコン（Ｓｉ３ Ｎ
４ ）膜とＳｉＯ２ 膜との三層膜（ＯＮＯ膜）により
形成される。このＯＮＯ膜の膜厚は例えば１５０Å程度
である。また、１０は例えばリンのような不純物がドー
プされた三層目の多結晶Ｓｉ膜により形成された上部電
極（セルプレート）を示す。これらの上部電極１０、誘
電体膜９及び下部電極８によりスタックトキャパシタが
形成されている。そして、上述のアクセストランジスタ
とこのスタックトキャパシタとによりメモリセルが構成
されている。
【００２２】更に、１１は例えばＰＳＧ膜やＢＰＳＧ膜
やＡｓＳＧ膜のような層間絶縁膜を示す。また、ＢＬは
例えばアルミニウム（Ａｌ）膜により形成されたビット
線を示す。このビット線ＢＬは、層間絶縁膜１１、７及
びゲート絶縁膜３に形成されたコンタクトホールＣ２
を通じて拡散層５に接続されている。
やＡｓＳＧ膜のような層間絶縁膜を示す。また、ＢＬは
例えばアルミニウム（Ａｌ）膜により形成されたビット
線を示す。このビット線ＢＬは、層間絶縁膜１１、７及
びゲート絶縁膜３に形成されたコンタクトホールＣ２
を通じて拡散層５に接続されている。
【００２３】次に、上述のように構成されたこの実施例
によるＭＯＳダイナミックＲＡＭの製造方法を図２〜図
６を参照して説明する。
によるＭＯＳダイナミックＲＡＭの製造方法を図２〜図
６を参照して説明する。
【００２４】まず、図２に示すように、半導体基板１の
表面に例えばＬＯＣＯＳ法によりフィールド絶縁膜２を
選択的に形成して素子間分離を行った後、このフィール
ド絶縁膜２で囲まれた活性領域の表面に熱酸化法により
ゲート絶縁膜３を形成する。
表面に例えばＬＯＣＯＳ法によりフィールド絶縁膜２を
選択的に形成して素子間分離を行った後、このフィール
ド絶縁膜２で囲まれた活性領域の表面に熱酸化法により
ゲート絶縁膜３を形成する。
【００２５】次に、例えばＣＶＤ法により全面に一層目
の多結晶Ｓｉ膜を形成し、この多結晶Ｓｉ膜に例えばリ
ンのような不純物をイオン注入法や熱拡散法によりドー
プして低抵抗化した後、この多結晶Ｓｉ膜をリソグラフ
ィ及びエッチングにより微細加工してワード線ＷＬ１
、ＷＬ２ を形成する。これらのワード線ＷＬ１ 、Ｗ
Ｌ２ をポリサイド膜により形成する場合には、上述の
不純物がドープされた多結晶Ｓｉ膜上にスパッタ法やＣ
ＶＤ法により例えば高融点金属シリサイド膜を形成した
後に、これらの高融点金属シリサイド膜及び多結晶Ｓｉ
膜をパターニングする。
の多結晶Ｓｉ膜を形成し、この多結晶Ｓｉ膜に例えばリ
ンのような不純物をイオン注入法や熱拡散法によりドー
プして低抵抗化した後、この多結晶Ｓｉ膜をリソグラフ
ィ及びエッチングにより微細加工してワード線ＷＬ１
、ＷＬ２ を形成する。これらのワード線ＷＬ１ 、Ｗ
Ｌ２ をポリサイド膜により形成する場合には、上述の
不純物がドープされた多結晶Ｓｉ膜上にスパッタ法やＣ
ＶＤ法により例えば高融点金属シリサイド膜を形成した
後に、これらの高融点金属シリサイド膜及び多結晶Ｓｉ
膜をパターニングする。
【００２６】次に、これらのワード線ＷＬ１ 、ＷＬ２
をマスクとして半導体基板１中に例えばリンのような
ｎ型不純物を低濃度にイオン注入する。次に、例えばＣ
ＶＤ法により全面に例えばＳｉＯ２ 膜を形成し、この
ＳｉＯ２ 膜を例えば反応性イオンエッチング（ＲＩＥ
）法により基板表面に対して垂直方向にエッチングして
ワード線ＷＬ１ 、ＷＬ２ の側壁にサイドウォールス
ペーサ４を形成する。次に、このサイドウォールスペー
サ４及びワード線ＷＬ１ 、ＷＬ２ をマスクとして半
導体基板１中に例えばヒ素（Ａｓ）のようなｎ型不純物
を高濃度にイオン注入し、その後、必要に応じて注入不
純物の拡散及び電気的活性化のための熱処理を行う。こ
れによって、サイドウォールスペーサ４の下側の部分に
低不純物濃度部５ａ、６ａを有する例えばｎ＋ 型の拡
散層５、６が、これらのワード線ＷＬ１ 、ＷＬ２ に
対して自己整合的に形成される。
をマスクとして半導体基板１中に例えばリンのような
ｎ型不純物を低濃度にイオン注入する。次に、例えばＣ
ＶＤ法により全面に例えばＳｉＯ２ 膜を形成し、この
ＳｉＯ２ 膜を例えば反応性イオンエッチング（ＲＩＥ
）法により基板表面に対して垂直方向にエッチングして
ワード線ＷＬ１ 、ＷＬ２ の側壁にサイドウォールス
ペーサ４を形成する。次に、このサイドウォールスペー
サ４及びワード線ＷＬ１ 、ＷＬ２ をマスクとして半
導体基板１中に例えばヒ素（Ａｓ）のようなｎ型不純物
を高濃度にイオン注入し、その後、必要に応じて注入不
純物の拡散及び電気的活性化のための熱処理を行う。こ
れによって、サイドウォールスペーサ４の下側の部分に
低不純物濃度部５ａ、６ａを有する例えばｎ＋ 型の拡
散層５、６が、これらのワード線ＷＬ１ 、ＷＬ２ に
対して自己整合的に形成される。
【００２７】次に、例えばＣＶＤ法により全面に層間絶
縁膜７を形成する。次に、この層間絶縁膜７及びゲート
絶縁膜３の所定部分をエッチング除去してコンタクトホ
ールＣ１ を形成する。次に、例えばＣＶＤ法により全
面に例えば二層目の多結晶Ｓｉ膜を形成し、この多結晶
Ｓｉ膜に例えばリンのような不純物を熱拡散法やイオン
注入法によりドープして低抵抗化した後、この多結晶Ｓ
ｉ膜をエッチングによりパターニングしてスタックトキ
ャパシタの下部電極８を形成する。
縁膜７を形成する。次に、この層間絶縁膜７及びゲート
絶縁膜３の所定部分をエッチング除去してコンタクトホ
ールＣ１ を形成する。次に、例えばＣＶＤ法により全
面に例えば二層目の多結晶Ｓｉ膜を形成し、この多結晶
Ｓｉ膜に例えばリンのような不純物を熱拡散法やイオン
注入法によりドープして低抵抗化した後、この多結晶Ｓ
ｉ膜をエッチングによりパターニングしてスタックトキ
ャパシタの下部電極８を形成する。
【００２８】次に、図３に示すように、この下部電極８
の上面の所定部分に対応する部分が開口した所定形状の
レジストパターン１２をリソグラフィにより形成する。
の上面の所定部分に対応する部分が開口した所定形状の
レジストパターン１２をリソグラフィにより形成する。
【００２９】次に、このレジストパターン１２をマスク
として例えばＲＩＥ法により下部電極８を所定深さまで
エッチングする。これによって、図４に示すように、上
部電極８の上部が溝状に選択的にエッチング除去されて
凹凸８ａが形成される。
として例えばＲＩＥ法により下部電極８を所定深さまで
エッチングする。これによって、図４に示すように、上
部電極８の上部が溝状に選択的にエッチング除去されて
凹凸８ａが形成される。
【００３０】次に、レジストパターン１２を除去した後
、図５に示すように、上部電極８上に誘電体膜９を形成
する。この誘電体膜９として例えばＯＮＯ膜を用いる場
合、その形成方法は次の通りである。即ち、まず、上部
電極８を形成する多結晶Ｓｉ膜の表面に熱酸化法により
ＳｉＯ２ 膜を形成する。次に、このＳｉＯ２ 膜上に
ＣＶＤ法によりＳｉ３ Ｎ４ 膜を形成する。次に、こ
のＳｉ３ Ｎ４ 膜上に熱酸化法によりＳｉＯ２ 膜を
形成する。これによって、ＯＮＯ膜からなる誘電体膜９
が形成される。
、図５に示すように、上部電極８上に誘電体膜９を形成
する。この誘電体膜９として例えばＯＮＯ膜を用いる場
合、その形成方法は次の通りである。即ち、まず、上部
電極８を形成する多結晶Ｓｉ膜の表面に熱酸化法により
ＳｉＯ２ 膜を形成する。次に、このＳｉＯ２ 膜上に
ＣＶＤ法によりＳｉ３ Ｎ４ 膜を形成する。次に、こ
のＳｉ３ Ｎ４ 膜上に熱酸化法によりＳｉＯ２ 膜を
形成する。これによって、ＯＮＯ膜からなる誘電体膜９
が形成される。
【００３１】次に、例えばＣＶＤ法により全面に例えば
三層目の多結晶Ｓｉ膜を形成し、この多結晶Ｓｉ膜に例
えばリンのような不純物を熱酸化法やイオン注入法によ
りドープして低抵抗化した後、この多結晶Ｓｉ膜をリソ
グラフィ及びエッチングにより微細加工して、図６に示
すように、スタックトキャパシタの上部電極（セルプレ
ート）１０を形成する。
三層目の多結晶Ｓｉ膜を形成し、この多結晶Ｓｉ膜に例
えばリンのような不純物を熱酸化法やイオン注入法によ
りドープして低抵抗化した後、この多結晶Ｓｉ膜をリソ
グラフィ及びエッチングにより微細加工して、図６に示
すように、スタックトキャパシタの上部電極（セルプレ
ート）１０を形成する。
【００３２】この後、図１に示すように、例えばＣＶＤ
法により全面に層間絶縁膜１１を形成する。次に、この
層間絶縁膜１１、層間絶縁膜７及びゲート絶縁膜３の所
定部分をエッチング除去してコンタクトホールＣ２ を
形成する。次に、例えばスパッタ法や真空蒸着法により
全面に例えばＡｌ膜を形成した後、このＡｌ膜をエッチ
ングにより所定形状にパターニングしてビット線ＢＬを
形成する。この後、例えばプラズマＣＶＤ法により全面
に例えば窒化シリコン膜のようなパッシベーション膜（
図示せず）を形成し、目的とするＭＯＳダイナミックＲ
ＡＭを完成させる。
法により全面に層間絶縁膜１１を形成する。次に、この
層間絶縁膜１１、層間絶縁膜７及びゲート絶縁膜３の所
定部分をエッチング除去してコンタクトホールＣ２ を
形成する。次に、例えばスパッタ法や真空蒸着法により
全面に例えばＡｌ膜を形成した後、このＡｌ膜をエッチ
ングにより所定形状にパターニングしてビット線ＢＬを
形成する。この後、例えばプラズマＣＶＤ法により全面
に例えば窒化シリコン膜のようなパッシベーション膜（
図示せず）を形成し、目的とするＭＯＳダイナミックＲ
ＡＭを完成させる。
【００３３】以上のように、この実施例によれば、スタ
ックトキャパシタの下部電極８の上面に、半導体基板１
に対してほぼ垂直な側面を有する凹凸８ａが形成されて
いるので、この凹凸８ａの凹部の側面の面積分だけ、下
部電極８の実効表面積を従来に比べて増大させることが
できる。このため、スタックトキャパシタの記憶電荷量
を増大させることができ、これにより、記憶容量が６４
Ｍビット以上のＭＯＳダイナミックＲＡＭにおいても、
メモリセルに対する情報の書き込み及び読み出しを安定
して行うことができる。
ックトキャパシタの下部電極８の上面に、半導体基板１
に対してほぼ垂直な側面を有する凹凸８ａが形成されて
いるので、この凹凸８ａの凹部の側面の面積分だけ、下
部電極８の実効表面積を従来に比べて増大させることが
できる。このため、スタックトキャパシタの記憶電荷量
を増大させることができ、これにより、記憶容量が６４
Ｍビット以上のＭＯＳダイナミックＲＡＭにおいても、
メモリセルに対する情報の書き込み及び読み出しを安定
して行うことができる。
【００３４】以上、本発明の一実施例を具体的に説明し
たが、本発明は、上述の実施例に限定されるものではな
い。
たが、本発明は、上述の実施例に限定されるものではな
い。
【００３５】例えば、上述の実施例においては、メモリ
セルを構成するＭＩＳＦＥＴがＬＤＤ構造である場合を
説明したが、このＭＩＳＦＥＴは必ずしもＬＤＤ構造と
する必要はない。
セルを構成するＭＩＳＦＥＴがＬＤＤ構造である場合を
説明したが、このＭＩＳＦＥＴは必ずしもＬＤＤ構造と
する必要はない。
【００３６】また、上述の実施例においては、スタック
トキャパシタの下部電極８及び上部電極１０を多結晶Ｓ
ｉ膜により形成したが、これらの下部電極８及び上部電
極１０は、例えばアモルファスＳｉ膜や単結晶Ｓｉ膜な
どのほか、高融点金属膜や高融点金属シリサイド膜など
により形成することも可能である。
トキャパシタの下部電極８及び上部電極１０を多結晶Ｓ
ｉ膜により形成したが、これらの下部電極８及び上部電
極１０は、例えばアモルファスＳｉ膜や単結晶Ｓｉ膜な
どのほか、高融点金属膜や高融点金属シリサイド膜など
により形成することも可能である。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
スタックトキャパシタの下部電極の上面に、半導体基板
に対して実質的に垂直な側面を有する凹凸を設けている
ので、例えば記憶容量が６４Ｍビット以上のＭＯＳダイ
ナミックＲＡＭに適用した場合においても、メモリセル
に対する情報の書き込み及び読み出しを安定して行うこ
とができる。
スタックトキャパシタの下部電極の上面に、半導体基板
に対して実質的に垂直な側面を有する凹凸を設けている
ので、例えば記憶容量が６４Ｍビット以上のＭＯＳダイ
ナミックＲＡＭに適用した場合においても、メモリセル
に対する情報の書き込み及び読み出しを安定して行うこ
とができる。
【図１】本発明の一実施例によるＭＯＳダイナミックＲ
ＡＭを示す断面図である。
ＡＭを示す断面図である。
【図２】図１に示すＭＯＳダイナミックＲＡＭの製造方
法を説明するための図である。
法を説明するための図である。
【図３】図１に示すＭＯＳダイナミックＲＡＭの製造方
法を説明するための図である。
法を説明するための図である。
【図４】図１に示すＭＯＳダイナミックＲＡＭの製造方
法を説明するための図である。
法を説明するための図である。
【図５】図１に示すＭＯＳダイナミックＲＡＭの製造方
法を説明するための図である。
法を説明するための図である。
【図６】図１に示すＭＯＳダイナミックＲＡＭの製造方
法を説明するための図である。
法を説明するための図である。
【図７】従来のＭＯＳダイナミックＲＡＭを示す断面図
である。
である。
１ 半導体基板
２ フィールド絶縁膜
３ ゲート絶縁膜
ＷＬ１ 、ＷＬ２ ワード線
５、６ 拡散層
７、１１ 層間絶縁膜
８ 下部電極
９ 誘電体膜
１０ 上部電極
Ｃ１ 、Ｃ２ コンタクトホール
ＢＬ ビット線
Claims (1)
- 【請求項１】 ＭＩＳトランジスタとスタックトキャ
パシタとにより構成されたメモリセルを有する半導体記
憶装置において、上記スタックトキャパシタの下部電極
の上面に、半導体基板に対して実質的に垂直な側面を有
する凹凸が設けられていることを特徴とする半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3091411A JPH04302468A (ja) | 1991-03-29 | 1991-03-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3091411A JPH04302468A (ja) | 1991-03-29 | 1991-03-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04302468A true JPH04302468A (ja) | 1992-10-26 |
Family
ID=14025639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3091411A Withdrawn JPH04302468A (ja) | 1991-03-29 | 1991-03-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04302468A (ja) |
-
1991
- 1991-03-29 JP JP3091411A patent/JPH04302468A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |