JPH0430277A - Ｐｌａ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の概要］ マイクロプロセッサシステムを構成するＰＬＡ回路に関
し、 複数個のモード制御信号を出力するＰＬＡ回路を、各モ
ード制御信号で共用できる部分は共用して、構成を簡単
化することを目的とし、アンドアレイとオアアレイを有
し、複数個のモード制御信号を出力するＰＬＡ回路にお
いて、オアアレイは、複数個のモード制御信号に１対１
対応させて複数個設け、アンドアレイは、これら複数個
のオアアレイに共通に１個設け、各オアアレイに入力す
るアンドアレイの出力群を、動作モード選択信号により
選択する手段を設けるよう構成する。

〔産業上の利用分野］ 本発明は、マイクロプロセッサシステムを構成するＰＬ
Ａの構成方式に関する。

マイクロプロセッサシステムの大規模化に伴い、システ
ムを構成する各ブロックはより複雑な機能を果たすこと
が要求されてきている。このため、複雑な機能を比較的
容易に実現できるＰＬＡ（プログラム可能な論理アレイ
）が多用される傾向にある。

また、多様な応用例に対応するために、各ブロツクは複
数動作モード用に設計され、信号により切り換えて使用
されるような構成がしばしば見られる。

〔従来の技術〕

第５図に、従来技術による構成例を示す。通常、ＰＬＡ
はＡＮＤアレイとＯＲアレイからなる（図の破線で囲っ
た単位）。従来はこの１単位が、ある一つの動作モード
に対応した信号の生成を行うように設計され、Ｎ個の動
作モードがあれば、図の通りＮ個のＰＬＡ、〜ＰＬＡ、
を用意した。そしてそれぞれのＰＬＡが同時には動作し
ないよう動作モード選択信号ＳＳにより、唯１つのＰＬ
Ａを選択する。入力信号Ｓ０は各Ｐ　Ｌ　Ａ　ｒ〜ＰＬ
Ａ。

に対して全て同じである場合も、また一部具なる場合も
ある。出力される各モードにおける制御信号Ｓ、−Ｓ、
は一般に異なっているが、一部共通の信号も有り得る。

動作モード選択信号ＳＳは各ＰＬＡに１つ従ってｎ個と
し、またはデコーダを設けて２工＝ｎなるｉビットとす
る。

Ｐ　Ｌ　Ａ　（Ｐｒｏｇｒａｍａｂｌｅ　Ｌｏｇｉｃ　
Ａｒｒａｙ）のＡＮＤアレイとＯＲアレイの具体例を第
４図に示す。図示のようにＡＮＤアレイの出力線！、〜
１４はｐチャネルトランジスタＱｐによりプルアップさ
れ、そしてｎチャネルトランジスタＱ、によりプルダウ
ンされ、！、なら入力ＩＮ、とＩＮｚが共にＨのときＨ
，Ｉ２なら入力ＩＮ、とＩＮ３が共にＨのときＨになる
。またＩ３なら入力ＩＮ、〜ＩＮ３が全てＬのときＨに
なり、２４ならＩＮ、がＬ、ＩＮ３がＨのときＨになる
。

ＯＲアレイでは図示のように出力線Ｌ１〜Ｌ。

がＰチャネルトランジスタＱ、によりプルアップされ、
ｎチ＋ネルトランジスタＱ、によりプルダウン ときして、出力ＯＵＴ，はＨになる。またＩ２なら！，
またはＩ！．４がＨならＬで、出力ＯＬＩＴ．はＨ，Ｌ
．ならＩ２２またはＩ４がＨならＬで、出力ＯｔＪＴ．
はＨになる。ＯＵＴとＩＮの関係を示すと、次の如くな
る。

ＯＵＴ．＝）Ｉは、ＩＮ．とＩＮｚが共にＨｌまたはＩ
Ｎ２とＩＮ３が共にＨのとき ＯＵＴ，＝Ｈは、ＩＮ，〜ＩＮｔが全てし、またはＩＮ
ｚ　＝Ｌ，　　Ｉ　ｒ’Ｊ，＝ＨのときＯＵＴ．＝Ｈは
、ＩＮｚ，Ｉｈｈが共にＨ、またはＩＮ．がしてＩＮ，
がＨのとき このようなＡＮＤ１０ＲアレイからなるＰＬＡを複数個
ＰＬＡ．−ＰＬＡ．用意し、選択信号ＳＳによりその１
つを選択するが、それには第４図（ｂ）に示すようにゲ
ートＧ．−Ｇ４を、ＡＮＤアレイとＯＲアレイの間に設
け、両者の接続を接，断する。本例ではゲート０１〜Ｇ
，はアンドゲートであり、従って信号ＳをＬレベルにす
るとアントゲ−）　Ｇ　＋〜Ｇ，の出力はＬレベルに固
定され、ＡＮＤアレイの出力線ｆｆ，−Ｉ４とＯＲアレ
イの入力線！１．〜ｉ４ｍの接続が断たれる。信号Ｓを
Ｈレベルにすると、上記入力線は上記出力線に接続する
。なおＧ，〜Ｇ４の出力がＬなら、Ｌ，〜Ｌ。

はＨ，ＯＵＴＩ〜ＯＬＩＴ．はしてある。

〔発明が解決しようとする課題〕

従来は第５図に示すように、ｎ個の動作モードに対する
制御信号（第５図の８１〜Ｓｆｉのそれぞれは第４図の
ＯＵＴ，〜ＯＵＴ．のような信号）が必要ならｎ個のＰ
ＬＡ．〜ＰＬＡｆｉを用意し、今はある動作モードが必
要、ということであればそれに対応するＰＬＡを選択信
号により選択して使用する（所望の動作モードにするモ
ード制御信号ＳまたはＯＬＩＴを出力させる）、という
方法をとっている。しかしこれではハードウェア量が大
になる。

ところでモード制御信号Ｓは原理的にはＡＮＤ条件とＯ
Ｒ条件の成立で生成され（ＰＬＡをＡＮＤアレイとＯＲ
アレイで構成できるのはこの理由による）、複数のモー
ド制御信号が必要な場合、各モード制御信号を生成する
ＡＮＤ条件、ＯＲ条件が全く別で、共通する所は何もな
いというのは稀で、これらの条件、特にＡＮＤ条件には
共通する部分が多々ある。例えばＰＬＡＩのアンド条件
は！１〜ｐ．０３つで、 １、−ａ−ｂ−ｃ，１．−ａ−ｃ−ｄ−ｅ。

！３−・・ａ−ｄ−ｅ であり、またＰＬＡ、のアンド条件はｆｌｒ、ｌｔ、１
＜。

！、の４つで、 １、・　ａ−ｂ−ｃ、１．・　ａ−ｃ−ｄ−ｅｊ！４・
・・ｄ−ｅ−ｆ、　　ｉ、”・ｄ−ｆであり、またＰＬ
Ａ３のアンド条件はｆ、ｆ３．ｆｆｉ。

の３つで、 １、−−−ａ−ｃ、−ｄ−ｅ、１．・＝ａ−ｔｉ−ｅ。

１６・・・ａ−ｂ であるケースでは、１２は全ＰＬＡに共通であり、Ｉ！
、１　はＰＬＡ、とＰＬＡＺに共通、！３はＰＬＡ。

とＰＬＡ３に共通である。共通なものは、各ＰＬＡで共
用すれば、ＰＬＡ全体のハードウェア量を低減できる。

本発明はか−る点に着目するもので、複数個のモード制
御信号を出力するＰＬＡ回路を、各モード制御信号で共
用できる部分は共用して、構成を簡単化することを目的
とするものである。

〔課題を解決するための手段〕

第１図に示すように本発明では所要のモード制御信号Ｓ
、−Ｓ、の数ｎだけ、ＰＬＡのオアアレイ部ＯＲを設け
、アンドアレイ部ＡＮＤはこれらｎ個のオアアレイ部に
共通に１つだけ設ける。

モード制御信号Ｓ、を出力するＰＬＡ、のオアアレイ部
ＯＲはアンドアレイのり１個の出力を必要として、同様
にＳ２〜ＳＩＩを出力するＰＬＡ！〜ＰＬＡ、ｌのオア
アレイ部ＯＲはアンドアレイのＬ２〜Ｌ７個の出力を必
要とするなら、アンドアレイ部ＡＮＤにはり、−Ｌ、の
うちの共通するものを除いた残りのＬ個の出力を生成さ
せる。従ってＬ＜Ｌ、＋Ｌ２＋・・・・・・ＬＩＩであ
る。このＬ個の出力を生じるに必要な数Ｍ個の入力信号
Ｓ　ｉｎを、アンドアレイ部ＡＮＤに入力し、また各オ
アアレイ部へ入力するアンドアレイの出力り、、Ｌ、、
・・・・・・Ｌ、を動作モード選択信号ＳＳにより選択
する。

通常は、ｌ動作時には１つの動作モードだけ、であるか
ら選択信号ＳＳによりＬ１〜Ｌｎのうちの１つのみを有
効にし、他を無効にする。この場合選択信号ＳＳを２Ｎ
＝ｎなるＮビットにして、この選択信号をデコードして
使用すればよい。

〔作用〕

第１図ではｎ個のＰＬＡがそのアンドアレイ部を共用す
るので、全体としての構成を簡素化でき、ハードウェア
量を低減することができる。

単純化すれば、１つのＰＬＡにつきアンドアレイ部がＡ
、オアアレイ部がＢの面積を占めるとし、ｎ個の動作モ
ードが多重化されると仮定すると、従来方式ではｎ　（
Ａ十Ｂ）の面積が必要になるのに対し、本発明ではＡ＋
ｎＢの面積が必要になるだけである。

〔実施例〕

動作モードが多重化されている場合、それぞれの動作モ
ードを決定する条件信号はは＼同様のものであり、僅か
にモードを選択する信号などが違っているのみである、
そこでＰＬＡの入力を共通化し、ＰＬＡのアンドアレイ
を１つに纏めて回路規模の増大を抑える、が本発明の着
想である。

アンドアレイを共通化するには、その入力信号Ｓ（、、
を調整する。具体的には各モードで必要な入力信号を、
残らず入力とする。オアアレイはｎ個の動作モードがあ
ればｎ個構成する。共通のアンドアレイから個々のオア
アレイへの入力信号り。

〜Ｌ１は全て同じであることもある。出力されるモート
制御信号Ｓ１〜Ｓ７は、従来と同様、−船釣に異なって
いる。

動作モード選択信号の信号線は、ｎ個のオアアレイに１
対１対応する０本としてもよい。これより少数本または
少数ビットとして、デコーダでｎ個（０本）にしてもよ
い。デコーダは特別に設ける他、アンドアレイ部ＡＮＤ
を利用して構成してもよい。第２図に後者の例を示す。

第２図では動作モードは３種とし、従ってＰＬＡのオア
アレイ部は３個設けている。選択信号ＳＳは２ビツトと
し、共通アンドアレイ部ＡＮＤでデコードして３種の選
択出力を作り、各出力で３個のオアアレイのうちの１つ
を選択する。第４図に示されるように、オアアレイ部で
は出力線り。

〜Ｌ、がプリチャージされ、アンドアレイ部の出力２１
〜！４と、論理構成用のｎチャネルトランジスタ群によ
りディスチャージ制御して、出力ＯＵＴ、〜ＯＵＴ、の
Ｈ／Ｌを決定する。上記選択出力はこのディスチャージ
を止めるものであればよい。Ｄ、〜Ｄ３はこのディスチ
ャージ制御部を示す。第４図ではこれはゲートＧ、〜Ｇ
４である。

第３図は本発明のＰＬＡを組込んだシステム例を示す。

このシステムｌＯは演算器１２を含む半導体集積回路で
、外部（鎖線２０はその境界線）とのデータのやりとり
を１６ビツト、３２ビツト、６４ビット各単位で行なう
３つのモードを持っている。データバス幅の調整は、デ
ータ入出力制御部２２が司り、その他の外部との信号の
やりとりは端子制御部１８が司る。制御レジスタ１６は
、内部状態を保持する。

３モードであるからＰＬＡ１４はオアアレイ部を３つ、
共通アンドアレイ部を１つ持っている。

ＰＬＡ１４の入力信号は、端子制御部１８からの動作制
御信号とモード制御信号、制御レジスタから１６からの
内部状態信号、および演算器１２から演算結果情報信号
である。ＰＬＡ１４の出力信号には、データ入出力制御
部２２に入力してデータのやりとりの制御を行なうもの
（１６，３２，６４各ビツト指定）の他に、端子制御部
１８に入力して全体の動作制御を行なうものと演算部１
２に入力して演算制御をするものがある。

この第３図のシステムでは、プログラマ−は外部バスの
幅を気にすることなく演算処理をプログラムできる。こ
のようなシステムでは、たとえば３２ビット単精度浮動
小数点演算を６４ビツトバス上で処理するような場合、
６４ビツトバスのうち、上位３２ビツトを使うとか、２
オペランドを同時に転送するとかの制御が必要になって
くるが、プログラマ−としては、ただ単精度の演算であ
ることのみ知っていればよい。あとはハードウェアで処
理すれば済む問題である。

ここで３２ビット単精度浮動小数点数の加算を考えてみ
る。この場合の手続きは、２つのオペランドを外部メモ
リから演算器内のレジスタにロードし、加算を実行し、
結果を再び外部メモリヘスドアする、といったものにな
る。これらの動作を指示する命令は、端子制御部から送
られてくるものとする。今考えている例では、ＬＯＡＤ
、　ＡＤＤ、　５ＴＯＲＥという３つの命令列である。

命令は数ビットの信号で表現されている。プログラマ−
が知っているのは、この命令列のみであり、これが第１
図、第２図における人力信号Ｓ　ｒｎの主要な部分とな
る。入力信号には他に、内部状態を示す制御レジスタか
らの信号、前回の演算の結果を反映するための演算器か
らの信号等がありうる。これらは、あまりバス幅には関
係ない。そこで、一つのＡＮＤ部で基本動作について規
定できる（実際には、これは拡張された命令デコードの
ようなものである）。

さて、まずロードであるが、これはバス幅に依存した動
作を必要とする。３２ビツトのデータを１６ビツトバス
で転送する場合、１６ビツトずつ、２サイクルかけて転
送しなければならない。３２ビツトバスでは、そのまま
でよい。６４ビツトバスでは、バスの上位の３２ビツト
を用いるか、下位の３２ビツトを用いるか、等の指定が
必要である。次の加算はモード（この場合、バス幅のモ
ード）依存性はほとんどない。最後のストアは、またロ
ードと同様の制御を要する。

モード依存性が強いところは、分けて考えた方が考えや
すい。そこでこれをＯＲ部の分割という形で実現する。

この結果、第２図、第３図について言えば、加算に対し
てはＯＲＩ、ＯＲ２，ＯＲ３にほぼ同じ項が重複して入
っており、ロードとストアに対してはそれぞれかなり違
った項が入っている、という状態となる。

第４図し）ではゲートＧ、〜Ｇ４によりモード選択をし
ているが、これは他の方法、例えばオアアレイ部の出力
バンファを３ステートにし、これを選択信号で動作、不
動作にする、でもよい。

ＰＬＡのアンドアレイ部を選択信号のデコーダにする第
２図の場合は、アンドアレイ部の人、出力を例えば次の
表にようにする。

表 ■ この表で入力１〜３はＳ、、、、選択１．２はＳＳ、Ｘ
はＤｏｎ″ｔ　Ｃａｒｅである。なお第４図を真理値表
で表現すると次表の如くである。

表２ この表の入力１〜３は第４図のＩＮ、〜ＩＮ３、。

出力１〜３は同ＯＵＴ、〜ＯＵ　Ｔ　３である。

〔発明の効果］ 以上説明したように本発明ではＰＬＡのアンドアレイ部
を１つに纏めるので、複数の出力を生しる場合、その複
数の出力の個々に対応させてＰＬＡを設ける場合より、
回路の簡素化、所要面積の低減が可能になり、システム
の小型化に寄与することができる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図、第３図は本発明の実施例１．２を示すブロック
図、 第４図はＰＬＡの概要を示す回路図、 第５図は従来のＰＬＡの構成例を示すブロック図である
。 第１図でＯＲはＰＬＡＩ〜ＰＬＡｌｌのオアアレイ部、
ＡＮＤは共通のアンドアレイ部、３１〜Ｓ、ｌはモード
制御信号、 ＳＳは動作モード選択信号、 Ｓ　ｉｎは入力信号である。 出 願 人 宣 士 通 株 式 富士通デバイ ス株式会社

Claims (1)

1. 【特許請求の範囲】 １、アンドアレイとオアアレイを有し、複数個のモード
   制御信号を出力するＰＬＡ回路において、オアアレイ（
   ＯＲ）は、複数個のモード制御信号（Ｓ＿ｌ〜Ｓ＿ｎ）
   に１対１対応させて複数個設け、アンドアレイ（ＡＮＤ
   ）は、これら複数個のオアアレイに共通に１個設け、 各オアアレイに入力するアンドアレイの出力群を、動作
   モード選択信号（ＳＳ）により選択する手段（Ｇ、Ｄ）
   を設けたことを特徴とするＰＬＡ回路。