JPH0430305A - 直列ディジタル信号の位相シフト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、磁気ディスク装置において、ディジタル信号
の読出しの際に生しるビットシフトを補償して軽減する
直列ディジタル信号の位相シフト回路に関する。

〔従来の技術］ 磁気ディスク装置のように、ディジタル信号を磁気的に
記録、再生する装置においては、ビットパターンが物理
的に接近することに起因して、ディジタル信号の読出し
時に隣接パターンの干渉を受けて書込み信号に対応する
続出し信号に時間的なズレが生しることがある。このよ
うなズレが生しると、読出された信号のピークが見掛は
上移動する現象が生しるが、このような現象をビットシ
フトと称する。

このようなビットシフトは、書込み信号であるディジタ
ル信号の立上がりと立下がりとの間の間隔が狭い場合に
両者が相互に干渉し合って生しる。

以下、第６図のタイミングチャートを参照して詳述する
。

第６図ｔａｌはクロックを示しており、以下の各信号は
このクロフクに同期している。

第６図（′ｂ）は記録されるべき原信号であるＮＲＺデ
ータを示しており、これが第６図（Ｃ）に示すようなデ
ィスクへの書込みパターンである２、　７ｆｌＬＬコー
ドに変換される。この書込みパターンに基づいて得られ
る第６図（ｄｉに示す如き書込み電流によりディスクへ
の信号記録が行われる。

ところで、最小磁化反転間隔は第６図（ｄｌに示す如く
３クロンクに相当する時間である。このため、第６図（
ｄ）に示す如き書込み電流によりディスクに書込まれた
磁気信号を読出した場合には、書込み電流のレベル変換
の間隔が最小磁化反転間隔以上に孤立していれば本来は
第６図（ｅ）に破線にて示す如き孤立波形となるはずで
あるが、書込み電流のレベル変換の間隔が最小磁化反転
間隔よりも小さいために読出し波形の隣接する逆位相の
部分が相互に干渉する。この結果、実際にディスクから
読出される波形は第６図（ｅｌに実線にて示す如き波形
となり、ピーク位置が第６図（Ｃ）に示す書込みパター
ンと比較すると矢符ａ及びｂ方向へそれぞれシフトする
。従って、この第６図ｆｅｌに示す読出し波形からピー
ク検出を行えば第６図（ｆｌに示す如き結果となり、第
６図（Ｃ１に示す書込みパターンとは異なる読出しパタ
ーンが得られてしまう。この現象をビットシフトと称す
る。

このようなビットシフトを解消するために従来は、相互
干渉の度合が強いビットパターンを検出し、第６図（匍
に示す如く、予め書込みパターンをビットシフト量に相
当する分だけ矢符ａ゛及びｂ゛方向、換言すればビット
シフトの逆方向へシフトした補償書込みパターンを作成
しておき、これから第６図（ｈｌに示す如き補償書込み
電流を得てディスクへの信号書込みを行う、そして、こ
のようにして記録された信号をディスクから読出すと第
６図（ｉｌに示す如き読出し波形が得られる。この第６
図（１）に示す読出し波形はビットシフト量が予め補償
されているので、ピーク検出した結果は第６図（Ｊｌに
示す如く、第６図（Ｃ１に示された書込みパターンと一
致し、結果として正しいピーク位置が得られる。

このような従来の手法は書込み補償と称されている。

第５図の表は上述のような書込み補償を行うための一例
としての、５３１社の「暦ＩＣｌｌ０ＰＥＲＩＰＩ（Ｅ
ＩＩＡＬＰＲＯＤＵＣＴＳ　ＩＮＴＥＧＲＡＴＥＤ　Ｃ
ＩＲＣｌｌｌＴ　Ｊデータブックに記載されている位相
シフト回路で採用されている２、７ＲＬＬ符号とシフト
量との関係を示している。この例では、２，７ＲＬＬ符
号のビットの論理“１”の前後に位置する３ビット目の
状態を検出して補償をしている。

具体的には、２，７ＲＬＬ符号の論理“１”のビットの
前後に位置する３ビット目の状態が共に論理“Ｏ”又は
共に論理“１“である場合には遅延量を選択するディジ
タル信号の出力は“Ｎ０ＮＢ”とされて補償は行われな
い。

論理“Ｉ″のビットの前後に位置する３ビット目の状態
が、前のビットが論理“１″で且つ後のビットが論理°
０”である場合、即ち７個のビット列が”１００１００
０″である場合には遅延量を選択するディジタル信号の
出力は”ＥＡＲ買”とされて部寄りに補償が行われる。

一方、論理“ｌ”のビットの前後に位置する３ビット目
の状態が、前のビットが論理“０”で且つ後のビットが
論理“１”である場合、即ち７個のビット列が“０００
１００１”である場合には遅延量を選択するディジタル
信号の出力は°ＬＡＴＥ”とされて後寄りに補償が行わ
れる。

以上のように従来のビットシフトを補償するための手法
は、２．７１？ＬＬ符号のビットの論理“Ｉ”の前後そ
れぞれの３ビット目の状態を検出し、前述の４種類のビ
ットパターンに分類することによって適宜の遅延量（シ
フト量）を選択するような構成を採っている。

〔発明が解決しようとする課題〕

ところで従来の直列ディジタル信号の位相シフト回路は
上述のような手法を採っているので、位相シフト回路が
出力する信号により既知である特定のビットパターンに
対して選択される特定ビフトの時間タイミングを予め設
定された時間だけ早めるかあるいは遅らせるかするが、
その量は一定に設定されている。しかし、隣接するビン
１間隔によって隣接パターンの干渉の度合が異なるため
、ビットシフト量も異なる。従って、読出し信号のビッ
トシフト量を上述の従来の手法のような一定量とする場
合には必ずしも正確な読出し信号が得られない。

本発明はこのような事情に鑑みてなされたものであり、
２．７ＲＬＬ符号又はｌ−７ＲＬＬ符号の任意の論理“
１″のと７）の前後に位置するビット間隔の相違に起因
する読出し信号のビットシフト量のばらつきを抑制し得
る直列ディジタル信号の位相シフト回路の提供を目的と
する。

〔課題を解決するための手段〕

本発明の直列ディジタル信号の位相シフト回路は、ビッ
トシフトを補償する対象のビットとその前後それぞれに
所定の間隔をおいて位置する連続する２ビットの状態を
検出し、その結果に基づいてビットシフトを補償するた
めの位相シフト量を決定する。

〔作用〕

本発明の直列ディジタル信号の位相シフト回路では、補
償対象のビットの前後それぞれに所定の間隔をおいて位
置する連続する２ビットの状態に基づいてより大きくあ
るいはより小さくビ・７トシフトを補償するための位相
シフト量が決定されるので、ビットシフトのばらつきが
抑制される。

〔実施例〕

以下、本発明をその実施例を示す図面を参照して詳述す
る。

第１図は本発明に係る直列ディジタル信号の位相シフト
回路の一構成例を示すブロフク図である。

図中、参照符号１は本発明装置による処理対象である直
列のディジタル信号ＤＡＴＡが入力されるデータ信号線
を示している。なお、本実施例ではディジタル信号ＤＡ
ＴＡは２．７ＲＬＬ符号である。

２はクロック信号ＣＩＪが入力されるクロック信号線２
を示している。

３はシフトレジスタを示しており、第１〜第９のフリッ
プフロップ３８〜３１をカスケード接続して構成されて
いる。具体的には、第１のフリップフロップ３ａの入力
端子りにデータ信号線１が接続されており、第９のフリ
ツブフロップ３１以外の各フリップフロップ３８〜３ｈ
の各出力端子Ｑが次段の各フリップフロップ３ｂ〜３１
の入力端子りに接続されている。第９のフリップフロッ
プ３１の出力端子Ｑは後述するＲＯＦＩ４の入力ポート
Ａ３に接続されている。

そして更に、第１のフリップフロップ３ａの出力端子Ｑ
がＲＯＭ４の入カポ−）ＡＩに、第２のフリップフロッ
プ３ｂの出力端子ＱがＲＯＭ４の入力ボートＡ２に、第
５のフリップフロップ３ｅの出力端子ＱがＲＯＭ４の後
述するデイレイライン７に、第８のフリップフロップ３
ｈの出力端子ＱがＲＯＭ４の入力ポートＡ５にそれぞれ
接続されている。なお、各フリップフロップ３ａ〜３１
の入力端子Ｔにはそれぞれクロック信号！２が接続され
ている。

このシフトレジスタ３はディジタル信号ＤＡＴＡの補償
の対象となる特定の論理“１”のビットと、そのの前後
それぞれの３ビット目と４ビット目とに位置する各ビッ
トを取出すビット抽出手段及びそれらの状Ｂ（“１”で
あるか“Ｏ”であるが）を検出する状態検出手段として
動作する。

４はＲＯＭであり、上述のようにして検出された４ビ、
トの状態に応じて補償の対象となる論理“１”のビット
のシフト量を示すデータが記憶されている。このＲＯＭ
４は前述の如＜Ａ１．　Ａ２．　Ａ３．　Ａ４のアドレ
ス入力ポートを有し、順にＲＯＭアトルス信号線５ａ、
　５ｂ、　５ｃ、　５ｄにて第１．第２．第９．第８の
フリップフロップ３ａ、　３ｂ、　３ｉ、　３ｈそれぞ
れの出力端子Ｑからの出力信号がアドレス信号として入
力されている。またＲＯＭ４はＤ１〜Ｄ７までのデータ
出力ボートを有し、それぞれには順にＲＯＭデータ信号
線８３〜８ｇが接続されている。

各ＲＯＭアドレス信号線５ａ〜５ｄは、ディジタル信号
ＤＡＴＡの補償の対象となる特定の論理“１”のビット
の前後それぞれの３ビット目及び４ビット目に位置する
４ビットの状態、即ち論理“１”であるが“０”である
かを示す情報をＲＯＭ４へ伝える。

６は補償対象データ信号線であり、ディジタル信号ＤＡ
ＴＡの補償の対象となる特定の論理“１”のビットが第
５のフリップフロップ３ｅから取出されてこの補償対象
データ信号線６を介してデイレイライン７へ与えられる
。

デイレイライン７は、ディジタル信号ＤＡＴＡ、より具
体的にはフリップフロップ３ｅにより取出された論理“
１”のビットの立上がり又は立下がりのタイミングを後
述する如く７通りにシフトさせてデイレイラインデータ
信号９として出力する。このデイレイライン７はＤ１〜
Ｄ７までの出力ポートを有しており、上述の７通りのデ
イレイラインデータ信号９を出力するためのデイレイラ
インデータ信号！９ａ〜９ｇがそれぞれ接続されている
。

８はＲＯＭデータ信号であり、８ａ〜８ｇの７本のＲＯ
Ｍデータ信号線を介して出力される。このＲＯＰ！デー
タ信号８は、ＲＯＭ４に記憶されている内容、即ち補償
対象のビットから前後両側へ予め設定されたビット数だ
け間隔をおいた２組のビットの状態をＲＯ門子アドレス
信号線５状態に応じて出力する。

ＲＯＭ４の出力信号であるＲＯＭデータ信号８とデイレ
イライン７の出力信号であるデイレイラインデータ信号
９とはそれぞれ対応する信号ｉ８ａと９８がＡＮＤゲー
トｌｌａに、信号線８ｂと９ｂがＡＮＤゲートｌｌｂに
、信号線８ｃと９０がＡＮＤゲートｌｌｃに、信号線８
ｄと９ｄがＡＮＤゲートｌｉｄに、信号線８ｅと９ｅが
ＡＮＤゲートｌｌｅに、信号線８ｆと９ｆがＡＮＤゲー
トｌｌｆにｆ信号線８ｇと９８がＡＮＤゲー目１ｇにそ
れぞれ接続されている。

また各ＡＮＤゲーＨ１ａ〜ｌ１ｇの出力は一括してＯＲ
ゲートｌｌｂの入力に接続されている。このＯＲゲ−）
ｌｌｈの出力信号１０が書込み補償信号、即ち特定の論
理１１″のビットをその前後それぞれの３ビット目と４
ビット目とに位置する４ビットの状態に対応じて立上が
り又は立下がりのタイミングのシフト量を設定する信号
となる。

第２図に示す表はＲＯＭ４の記憶内容、換言すればＲＯ
？Ｉアドレス信号５とＲＯＭデータ信号８との間の関係
を示している。具体的には、１２０Ｍ４はＲＯＭアドレ
ス信号５の１６通りのパターンの内の９通りそれぞれに
対応じて“ＥＡＲＩＪＩ”、　”ＥＡｌ？ＬＹ１″、“
ＥＡｆｌＬＹｌ”。

“Ｎ０ＮＥ″、“ＬＡＴＥ３″、　”ＬＡＴＥ２”、“
ＬＡＴＥＩ”の７通りのＲＯＭデータ信号８を出力する
。

第２回の各１？ＯＭアドレス信号５と１１０Ｍデータ信
号８との間の関係を第３図のタイミングチャートに具体
的に示す。即ち、第３図（ａｌ〜（ｉｌそれぞれに破線
にて示されているのはディジタル信号ＤＡＴＡであり、
シフトレジスタ３の中央のフリップフロップ３ｅの出力
が補償の対象とされる論理°１”のビット（Ｎ）である
。また第３図ｆａｔ〜ｉｌｌに実線にて示されているの
は補償後の書込み電流である。

第３図ｆａ）に示すＲＯＭデータ信号８の“ＥＡＲＬＹ
Ｉ″は“０７０６０５０４０３０２０１″＝　”０００
０００１”であり、ＲＯＭアドレス信号５の“Ａ４Ａ３
Ａ２＾ドー“００１０″に対して出力され、遅延量は“
−（Ｄｉ　＋　Ｄ２　＋　Ｄ３どとされる。換言すれば
、ＲＯＭデータ信号８の”ＥＡＩ？ＬＹ１’は第３図１
ｄｌに実線にて示されている如く、ビットＮの位相を早
める方向へ書込み電流がシフトされる。

第３図（ｂｌに示すＲＯＭデータ信号８の°ＥＡＲＬＹ
２”は“Ｄ７Ｄ６Ｔ１５Ｄ４Ｄ３Ｄ２ＤＩ”　＝“００
０００１０″であり、ＲＯＭアドレス信号５の“Ａ４Ａ
３Ａ２Ａ１”＝“０００１“に対して出力され、遅延量
は”−（０２十０３）”とされる。換言すれば、１１０
Ｍデータ信号８の“ＥＡｌｉＬＹ２”は第３図１ｄｌに
実線にて示されている如く、ビン）Ｎの位相を早める方
向へ書込み電流がシフトされる。

第３図（Ｃ１に示すＲＯＭデータ信号８の−ＥＡＩ？Ｌ
Ｙ３″は”０７０６０５０４０３０２０１″−００００
１００”　テあり、ＲＯＭ？ドレス信号５の°Ａ４Ａ３
Ａ２Ａｌ”−“１０１０”に対して出力され、遅延量は
“−Ｄ３”とされる、換言すれば、ＲＯＭデータ信号８
の“ＥＡＲＬＹ３”は第３図（Ｃ）に実線にて示されて
いる如く、ビン）Ｎの位相を早める方向へ書込みｉｉｉ
＠がシフトされる。

第３図１ｄｌに示すＲＯＩ’ｌデータ信号８の”Ｎ０Ｎ
Ｅ”は“Ｄ７Ｄ６Ｄ５Ｄ４Ｄ３Ｄ２Ｄ１″＝　”０００
１０００″であり、ＲＯＭアドレス信号５　ノ”Ａ４Ａ
３Ａ２Ａ１’＝”００００”ニ対シテ出力され、遅延量
は“Ｏ゛である。即ち、ビン）Ｎの位相はシフトされな
い。

第３図１ｄｌに示すＲＯＩ’ｌデータ信号８の“Ｎ０Ｎ
Ｅ”は“０７０６０５０４０３０２０１”＝　＠ｏｏｏ
ｔｏｏｏ″であり、Ｒ叶アドレス信号５の”Ａ４Ａ３Ａ
２Ａ１″＝“０１１ｏ”に対して出力され、遅延量は“
０”である。即ち、ビットＮの位相はシフトされない。

第３図（ｆ）に示すＲ量データ信号８のＮ０ＮＥ″は“
Ｄ７Ｄ６Ｄ５Ｄ４Ｄ３Ｄ２Ｄ１”＝“０００１０００”
であり、Ｒ叶アドレス信号５の“Ａ４Ａ３Ａ２Ａｌ″−
”１００１”に対して出力され、遅延量は“０″である
。即ち、ビン）Ｎの位相はシフトされない。

第３図（幻に示すＲＯＭデータ信号８の“ＬＡＴＥ３”
は”Ｄ７Ｄ６Ｄ５Ｄ４［］３Ｄ２ＤＩ”＝”００１００
００”　テあり、ｌｌ０Ｍアドレス信号５の“Ａ４Ａ３
Ａ２Ａｌ”＝“０１０トに対して出力され、遅延量は“
Ｄ５”とされる、換言すれば、ＲＯＭデータ信号８の’
ＥＡＲＬＹ３”は第３図（ｇｌに実線にて示されている
如く、ビン）Ｎの位相を遅らせる方向へ書込み電流がシ
フトされる。

第３図（ｈ）に示すＲＯ−データ信号８の“ＬＡＴＥ２
”は”０７０６０５０４０３０２０１’　＝″０１００
０００″であり、ＲＯＭアドレス信号５の”＾４Ａ３Ａ
２Ａ１″＝“１０００″に対して出力され、遅延量は°
Ｄ５　＋　０６″とされる。換言すれば、Ｒ量データ信
号８の“ＥＡＲＬＹ２”は第３図（ｈ）に実線にて示さ
れている如く、ビットＮの位相を遅らせる方向へ書込み
′Ｔ！ｌ流がシフトされる。

第３図ｆｉ１に示すＲＯＭデータ信号８の“ＬＡＴＥＩ
″は“Ｄ７Ｄ６Ｄ５Ｄ４Ｄ３Ｄ２Ｄ１”−“１００００
００”であり、ＲＯＭアドレス信号５の“６４Ａ３Ａ２
Ａ１”　＝”１０００″に対して出力され、遅延量はＤ
５　＋　０６　＋Ｄ７″とされる。換言すれば、ＲＯＭ
データ信号８の“ＥＡＲＬＹＩ”は第３図（１）に実線
にて示されている如く、ビットＮの位相を遅らせる方向
へ書込み電流がシフトされる。

上述のようにＲＯＭデータ信号８はいずれか一つのビッ
トが“１”で他の全てのビットが“０″となり、また第
１図のブロック図から明らかなように、１７０Ｍ４の出
力信号であるＲＯＭデータ信号８の各ＲＯＭデータ信号
線８ａ〜８ｇはそれぞれＡＮＤゲートｌｌａ　〜ｌ１ｇ
の一方の入力となっている。このため、ＲＯＭデータ信
号８に対応じてＡＮＤゲートｌｌａ〜ｌ１ｇの内のいず
れか一つの入力信号が“１”となる。従って、デイレイ
ライン７の各比カボートＤ１〜Ｄ７からはそれぞれ上述
の７ｉ！りのｌｌ０Ｍデータ信号８の遅延量“−（Ｉｌ
ｌ　＋　０２　＋　［１３）”、　“−（Ｄ２＋０３）
”、“−Ｄ３”　°０”“Ｄ５”、　”Ｄ５　＋０６”
、“Ｄ５　＋　Ｔ１６　＋　０７″に対応じてシフトレ
ジスタ３のフリップフロップ３ｅの出力信号をシフトし
た信号が出力され、これがそれぞれデイレイラインデー
タ信号ＷＡ９ａ〜９ｇを介して各ＡＮＤゲート１１８〜
ｌ１ｇの他方の入力に与えられている。

即ち、各ＡＮＤゲーＮｌａ〜Ｉ１ｇに与えられているフ
リップフロップ３ｅの出力信号をそれぞれシフトした信
号の内の一つがＲＯＭデータ信号８の７ビノトの内の１
ビットが論理“１”となることにより選択されてＯＲゲ
ート１１ｈから書込み補償信号１０として出力される。

なお、第４図に示す表はディジタル信号ＤＡＴＡとＲＯ
Ｍデータ信号８との関係を示している。

上述のような構成の本発明装置の動作について以下に説
明する。

２．７ＲＬＬ符号であるディジタル信号ＤＡＴＡはデー
タ信号線１を介してシフトレジスタ３へ入力され、補償
の対象となるべきビット（Ｎ）の前後３ビット目（Ｎ−
３，Ｎ＋３）及び４ビット目（Ｎ−４，Ｎ＋４）の状態
が検出される。即ち、ディジタル信号ＤＡＴＡの補償の
対象となるべきビット（Ｎ）がシフトレジスタ３の第５
のフリップフロップ３ｅの出力端子Ｑから出力されてい
るタイミングにおいて、第１及び第２のフリップフロッ
プ３ａ及び３ｂの出力端子Ｑの出力がＲＯＭアドレス信
号線５ａ及び５ｂを介してＲＯ１１４へそのアドレス信
号として入力され、また第９及び第８のフリップフロッ
プ３１及び３ｈの出力端子Ｑの出力がＲ叶アドレス信号
５Ｊ５ｃ及び５ｄを介してＲＯ？Ｉ４へそのアドレス信
号として入力される。

ＲＯＭ４ではＲＯＭアドレス信号線５８〜５ｄへの入力
に対応じて第２図の表に示す如きＲｏ１データ信号８を
出力する。このＲＯＭデータ信号８の各ビットはＲ量デ
ータ信号線８８〜８ｇを介してＡＮＤゲー日１ａ〜ｌ１
ｇの一方の入力端子へそれぞれ与えられる。

一方、デイレイライン７はフリップフロップ３ｅの出力
端子Ｑからの出力信号をそれぞれ°−（Ｄｌ＋０２＋０
３）”、　　”−（Ｄ２＋Ｄ３）″、　”−Ｄ３″１　
”Ｏ″、°Ｄ５”“Ｄ５＋０６”、“Ｄ５　＋　Ｄ６　
＋Ｄ７”ずっシフトしてテ′イレイラインデータ信号！
９ａ〜９ｇを介してＡＮＤＮ−ゲートａ〜ｌ１ｇの他方
の入力端子へ出力する。

たとえば、補償対象の論理“ビのビン）（Ｎ）の前後の
３ビット目（Ｎ−３，Ｎ＋３）及び４ビット目（Ｎ−４
Ｎ＋４）のビットの状態が共に論理“０”である場合は
ディジタル信号ＤＡＴＡのビット列は“００００１００
００”　となり、３ビット目（Ｎ−３，Ｎ＋３）が共に
論理“１”で４ビット目（Ｎ−４，Ｎ＋４）が共に論理
“０″である場合はディジタル信号ＤＡＴＡのビット列
は“０１００１００１０”となり、３ビット目（Ｎ−３
，Ｎ＋３）が共に論理“０”で４ビット目（Ｎ−４，Ｎ
＋４）が共に論理“１”である場合はディジタル信号Ｄ
ＡＴＡのビット列は°１０００１０００１”となり、い
ずれの場合もＲＯ−データ信号８はＲＯＭデータ信号線
８ｄのみが論理１１″である”Ｎ０ＮＥ“となる。

従って、ＡＮＤゲー）ｌｉｄの出力信号、即ちデイレイ
ライン７かもデイレイラインデータ信号線９ｄを介して
与えられるシフト量１０”の信号がＯＲゲート１１ｈか
ら書込み補償信号１０として出力される。

補償対象の論理“１”のビン）　（Ｎ）の前後に位置す
るビットの状態が、前３ビット目（Ｎ　−３）が論理“
１１で後３ビット目（Ｎ　＋　３）が論理゛０″で且つ
前後４ビット目（Ｎ−４，Ｎ＋４）が共に論理“０“で
ある場合はディジタル信号ＤＡＴＡのビット列は“ｏｔ
ｏｏｔｏｏｏｏ″となり、ＲＯＭデータ信号８はＲＯＭ
データ信号線８ａのみが論理“１″である“ＥＡＲＬＹ
Ｉ″となる。従って、ＡＮＤゲートｌｌａの出力信号、
即ちデイレイライン７からデイレイラインデータ信号線
９ａを介して与えられるシフト量”−（Ｄ１＋０２＋０
３）“の信号、換言すればＤＩ＋０２＋０３だけ位相が
早められた信号がＯＲゲーＨ１ｂから書込み補償信号１
０として出力される。

補償対象の論理°１”のピッ）　（Ｎ）の前後に位置す
るビットの状態が、前４ビット目（Ｎ−４）が論理“１
１で後４ビット目（Ｎ　＋　４）が論理“０″で且つ前
後３ビット目（Ｎ−４，Ｎ＋４）が共に論理°０１であ
る場合はディジタル信号ＤＡＴＡのビット列は＠１００
０１００００”となり、ＲＯＭデータ信号８はＲＯＦＩ
データ信号線８ｂのみが論理“１”である“ＥＡＲＬＹ
２”となる。従って、ＡＮＤゲート１１ｂの出力信号、
即ちデイレイライン７からデイレイラインデータ信号線
９ｂを介して与えられるシフト量“−（Ｄ２　＋　０３
）”の信号、換言すればＤ２　＋　Ｄ３だけ位相が早め
られた信号がＯＲゲー目ｔｈから書込み補償信号１０と
して出力される。

補償対象の論理“ｌ”のビット（Ｎ）の前後に位置する
ビットの状態が、前３ビット目（Ｎ　−３）が論理“０
”で後３ビット目（Ｎ　＋　３）が論理”１”で且つ前
後４ビット目（Ｎ−４，Ｎ＋４）が共に論理゛０″であ
る場合はディジタル信号ＤＡＴＡのビット列は“０００
０１００１０”となり、ＲＯＭデータ信号８はＲＯＭデ
ータ信号線８ｃのみが論理“１″であるＥＡＲＬＹ３”
となる。従って、ＡＮＤゲーＨ１ｃの出力信号、即ちデ
イレイライン７からデイレイラインデータ信号線９ｃを
介して与えられるシフト量“−０３“の信号、換言すれ
ばＤ３だけ位相を早められた信号がＯＲゲーＨ１ｈから
書込み補償信号ｌＯとして出力される。

補償対象の論理°１”のビット（Ｎ）の前後に位置する
ビットの状態が、前３ビット目（Ｎ−３）が論理゛０”
で後３ビット目（Ｎ　＋　３）が論理“１”で且つ前後
４ビット目（Ｎ−４，Ｎ＋４）が共に論理“０”である
場合はディジタル信号ＤＡＴへのビット列は”００００
１００１０”となり、ｊｌＯＭデータ信号８はＲＯＭデ
ータ信号Ｈａｎｇのみが論理“１°である“ＬＡＴＥＩ
”となる、従って、ＡＮＤゲー目１ｇの出力信号、即ち
デイレイライン７からデイレイラインデータ信号線９ｇ
を介して与えられるシフト量“Ｄ５　＋　０６　＋　ｎ
７°の信号、換言すればＤ５　＋　Ｄ６　＋　Ｄ７だけ
位相を遅らされた信号がＯＲゲートｌｌｂから書込み補
償信号１０として出力される。

補償対象の論理“ｌ′のビン）　（Ｎ）の前後に位置す
るビットの状態が、前４ビット目（Ｎ　−４）が論理“
０”で後４ビット目（Ｎ　＋　４）が論理“ｌ”で且つ
前後３ビット目（Ｎ−３，Ｎ＋３）が共に論理“Ｏ”で
ある場合はディジタル信号１のビット列は“００００１
０００１”となり、ＲＯＭデータ信号８はＲＯＭデータ
信号線８ｆのみが論理“ドである”ＬＡＴＥ２″となる
。従って、ＡＮＤゲートｌｌｆの出力信号、即ちデイレ
イライン７からデイレイラインデータ信号１９ｆを介し
て与えられるシフト量“Ｄ５　＋　Ｄ６“の信号、換言
すればＤ５＋０６だけ位相が遅らされた信号がＯＲゲー
目１ｈから書込み補償信号１０として出力される。

補償対象の論理“１′のピッ）　（Ｎ）の前後に位置す
るビットの状態が、前３ビット目（Ｎ　−３）が論理“
Ｏ”で後３ビ、ト目（Ｎ＋３）が論理“ｌ“で且つ前４
ビット目（Ｎ−４，Ｎ＋４）が論理“１”で後４ビット
目が論理“０”である場合はディジタル信号ＤＡＴＡの
ビフト列は“１０００１００１０”となり、ＲＯＭデー
タ信号８は１１０？Ｉデ一タ信号線８ｅのみが論理°１
°である“ＬＡＴＥ３”となる。従って、ＡＮＤゲーＨ
１ｅの出力信号、即ちデイレイライン７からデイレイラ
インデータ信号線９ｅを介して与えられるシフト量“Ｄ
５”の信号、換言すればＤ５だけ位相を遅らされた信号
がＯＲゲート１１ｈから書込み補償信号１０として出力
される。

以上のように、ビットシフト量は隣接するビット相互の
間隔により異なり、また干渉の度合も異なる。即ち、読
出し信号のビットシフト量がビット間隔によりばらつき
を生じるビットパターン、たとえば上述の例では２．７
ＲＬＬ符号のビット列の論理゛１”の前後それぞれの３
ビット目と４ビット目の４ビットの状態に対応する９通
りのビットパターンが存在する。従って、ディジタル信
号ＤＡＴＡの書込み時により高精度でビットシフトの補
償が行えるので、読出し時のビットシフト量を軽減する
ことが可能になる。

なお、上述の実施例では、直列に送信されるディジタル
信号ＤＡＴＡの立上がり、立下がりのタイミングをシフ
トさせる手段としてデイレイライン７を使用しているが
、たとえばワンシｇントフリフブフロンプを使用して構
成することも可能である。

また予め設定されたビット数だけ間隔を開けた２組のビ
ットの状態に応した補償量を記憶する手段としてＲＯＦ
１４を使用しているが、シフトウェア的に処理すること
も可能である。更に装置全体をゲートアレイ化すること
も可能であり、全体を小型化することが出来る。

また、上記実施例では補償対象のビットの前後両側それ
ぞれに所定ビット数離隔した連続する２ビットの状態に
基づいて補償対象のビットの位相をシフトするようにし
ているが、３ビット以上の状態に基づいて補償対象のビ
ットの位相をシフトするようにしてもよい。

また更に、上述の実施例ではディジタル信号１が２，７
ＲＬＬ符号である場合について説明しているが１−７Ｒ
ＬＬ符号であっても同様の効果を奏する。

〔発明の効果〕

以上に詳述したように、本発明の直列ディジタル信号の
位相シフト回路によれば、補償対象となルヘきビットの
前後の予め設定されたビット数だけ間隔を開けた２組の
ビットの状態に応じて、続出し信号のビットシフト量の
補正を行うように構成しているので、常に適切に補償さ
れた書込み信号を得られる。

【図面の簡単な説明】

第エズは本発明に係る直列ディジタル信号の位相シフト
回路の構成を示すブロック図、第２図の表はＲＯＭの８
己憶内容を示す図、第３図は書込みパターンと補償書込
み電流との間のシフト量の関係を示すタイミングチャー
ト、第４図の表は直列ディジタル信号とＲＯＭデータ信
号との関係を示す図、第５図の表は従来の手法による書
込み補償量とブタパターンとの関係を示す図、第６図は
ビットシフトが発生する原理及び従来のビットシフト解
消のための手法を示すタイミングチャートである。 ３・・・ノットレジスタ　　３８〜３１・・・フリップ
フロノブ　　４・・・ＲＯＭ　　７・・・デイレイライ
ン　　１０・・・書込み補償信号　１１ａ〜ｌ１ｇ・・
・ＡＮＤゲート１ｈ ・・・ＯＲゲート ＤＡＴＡ・・・ディジタル信号 なお、 図中、 同一符号は同一、 又は相当部分を 示す。 代 理 人 大台 増 雄 第 図 第 図 手 続 補 正 書（自発）

Claims (1)

【特許請求の範囲】
1. （１）直列ディジタル信号のビット列中から処理対象の
   ビット及びその前後両側に所定ビット離隔した位置に連
   続する各２ビットを取出すビット抽出手段と、 該ビット抽出手段により取出された４ビッ トの信号の状態を検出するビット状態検出手段と、 該ビット状態検出手段により検出された４ ビットの状態に応じて前記処理対象のビットの位相のシ
   フト量を決定するシフト量決定手段と、 前記処理対象のビットの位相を前記シフト 量決定手段により決定されたシフト量だけシフトする手
   段と を備えたことを特徴とする直列ディジタル 信号の位相シフト回路。