JPH04303432A - 超音波診断装置の受波整相回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子走査型超音波診断
装置および超音波非破壊検査装置等において、回路規模
を小さくすることができる受波整相回路に関するもので
ある。

【０００２】

【従来の技術】代表的な超音波診断装置では、アレイ型
探触子を構成する複数の振動子で送波および受波する超
音波の位相を制御することによりエネルギ−を集束し、
超音波ビ−ムを形成する。アレイ型探触子から送波され
た超音波ビ−ムは、音響インピ−ダンスが異なる臓器や
組織境界等でエネルギ−の一部が反射され、再び戻って
来る。超音波像の構成は、超音波ビ−ムをリニア走査、
コンベックス走査、あるいはセクタ走査しながら送受波
を繰り返し行い、送波から受波までに要した時間を距離
に変換し、反射波の強度を輝度変調することにより濃淡
画像化して行われる。上述した超音波診断装置の超音波
ビ−ムを形成する受波整相回路において、従来、アナロ
グ方式の遅延回路とサンプリング方式の遅延回路とを組
み合わせた方法としては、例えば、特開平１−１６０５
３７号公報に記載されている。次に、上記と類似の技術
を用いて、アナログ的な遅延回路を内蔵した超音波診断
装置の受波整相回路を考えた場合の時間遅延制御につい
て、図４〜図６で説明する。

【０００３】図４は、従来における受波整相回路の構成
を示すブロック図である。図４において、Ｅ１〜Ｅｎは
探触子の各振動子から入力されたエコ−信号、ＳＤ１〜
ＳＤｎは微小時間の遅延線、ＭＰＸおよびＭＰ１〜ＭＰ
ｎはいずれもマルチプレクサ、ＬＤは長時間の遅延線、
ＣＯＮ１およびＣＯＮ２は遅延制御回路、Ｓ１は遅延制
御回路からマルチプレクサを制御するための制御信号を
送出する遅延デ−タライン、Ｐはプロ−ブ信号、Ｍはセ
クタ走査、リニア走査、コンベックス走査等の各種のモ
−ド信号である。アレイ型探触子の各信号で受波された
エコ−信号Ｅ１〜Ｅｎは、数百ｎｓ程度の微小な時間遅
延を行う遅延線ＳＤ１〜ＳＤｎと、そのタップ出力を選
択するマルチプレクサＭＰ１〜ＭＰｎにより所望の微小
時間で遅延される。マルチプレクサＭＰ１〜ＭＰｎの出
力は、マルチプレクサＭＰＸを介してビ−ム偏向やダイ
ナミックフォ−カスの大まかな時間遅延等を行うための
数μｓ程度の遅延線ＬＤに流し込み接続されて、受波整
相回路の出力として処理される。ここで、マルチプレク
サＭＰ１〜ＭＰｎは、遅延デ−タラインＳ１を介して遅
延制御回路ＣＯＮ１から供給される遅延デ−タにより制
御される。また、マルチプレクサＭＰＸは、同じように
遅延制御回路ＣＯＮ２から供給される遅延デ−タにより
制御される。遅延制御回路ＣＯＮ１，ＣＯＮ２が供給す
る遅延デ−タは、使用するプロ−ブの種類を表わすプロ
−ブ信号Ｐおよび撮像モ−ドの種類を表わすモ−ド信号
Ｍをもとに、予め記憶されている遅延デ−タ群の中から
選択される。

【０００４】図５は、従来の遅延制御回路のブロック図
であって、図４における遅延制御回路ＣＯＮ１の内部構
成を示すものである。図５において、ＭＡは読み出し専
用の遅延デ−タ記憶回路、ＣＮＴＬは遅延デ−タ記憶回
路からの読み出しタイミング等の制御を行う制御信号、
Ｌ１１〜Ｌｎｍは遅延デ−タ記憶回路ＭＡから転送され
てきたデ−タをラッチするデ−タラッチ回路、ＣＫ１１
〜ＣＫｎｍは転送されたデ−タをラッチ回路にラッチす
るためのデ−タラッチクロック、ＯＣ１１〜ＯＣｎｍは
ラッチ回路のデ−タを送出するタイミングを制御するデ
−タアウトプットコントロ−ル信号であって、その他の
記号は図４と同じである。遅延制御回路ＣＯＮ１は、予
め決定された遅延デ−タを記憶する回路であって、読み
出し専用の遅延デ−タ記憶回路ＭＡと、遅延デ−タ記憶
回路ＭＡから転送されてくる遅延デ−タを一時的に保持
するデ−タラッチ回路Ｌ１１〜Ｌｎｍで構成される。図
４に示すマルチプレクサＭＰ１〜ＭＰｎに対しては、各
々フォ−カス数に対応するｍ個のデ−タラッチ回路が接
続されている。プロ−ブ信号Ｐやモ−ド信号Ｍが遅延デ
−タ記憶回路ＭＡに入力されると、制御信号ＣＮＴＬに
よりフォ−カス順に順次遅延デ−タがデ−タラッチ回路
Ｌ１１〜Ｌｎｍに転送される。例えば、デ−タラッチ回
路Ｌ１１〜Ｌ１ｍに転送される遅延デ−タは、フォ−カ
ス毎にデ−タラッチクロックＣＫ１１〜ＣＫ１ｍで順次
ラッチされる。ラッチされたｍ個の遅延デ−タは、デ−
タアウトプットコントロ−ル信号ＯＣ１１〜ＯＣ１ｍで
デ−タラッチ回路Ｌ１１〜Ｌ１ｍの出力端がハイインピ
−ダンス状態からデ−タ転送状態に切り換えられること
により、遅延デ−タに対応するフォ−カス切り換え時間
に順次マルチプレクサＭＰ１に転送される。

【０００５】図６は、従来の遅延制御回路の他の例を示
すブロック図である。図６において、ＭＲ１〜ＭＲｎは
読み出し専用の遅延デ−タ記憶回路、ＡＤ１〜ＡＤｎは
フォ−カスアドレス信号であり、その他の記号は図５と
同一である。図５に示す遅延制御回路ＣＯＮ１では、デ
−タラッチ回路Ｌ１１〜Ｌｎｍに遅延デ−タ記憶回路Ｍ
Ａから遅延デ−タを一旦転送し、さらにデ−タラッチ回
路からマルチプレクサにデ−タ転送を行うものであった
。これに対して、図６に示す遅延制御回路ＣＯＮ１では
、遅延デ−タ記憶回路ＭＲ１〜ＭＲｎに予め遅延デ−タ
が記憶されており、プロ−ブ信号Ｐやモ−ド信号Ｍ、あ
るいはフォ−カスアドレス信号ＡＤ１〜ＡＤｍにより遅
延デ−タをマルチプレクサにダイレクトに転送するもの
である。図６の構成では、フォ−カスアドレス信号ＡＤ
１〜ＡＤｎにより、フォ−カス毎に遅延デ−タの転送が
行われる。

【０００６】

【発明が解決しようとする課題】従来の例えば、特開平
１−１６０５３７号公報に記載されている技術では、時
間遅延するための具体的な遅延制御回路やシ−ケンスに
ついては、何も記述されていない。また、アナログ方式
の遅延回路とサンプリング方式の遅延回路とを組み合わ
せた回路として、例えば、図５に示すような構成で遅延
時間の制御を行った場合には、浅部から深部まで微小な
時間間隔でフォ−カス点を順次切り換えるようなダイナ
ミックフォ−カス時に、デ−タラッチ回路を数十から数
百個も設置する必要があり、また、デ−タアウトプット
コントロ−ル信号の数も、それに比例して増加するため
、回路規模が膨大となる。さらに、図６に示すような構
成を用いた場合には、受波チャンネル数分の遅延デ−タ
記憶回路（具体的には、ＲＯＭ）ＭＲ１〜ＭＲｎに遅延
デ−タを装置出荷前に予め記憶させておく必要があるた
め、製造工程が増加し、コストアップを招く。この場合
、高速ＲＯＭを使用するときには、消費電力が多くなる
。また、装置出荷後に開発された新プロ−ブやモ−ドに
対応するために記憶内容を変更するような場合には、非
常に面倒である。

【０００７】本発明の目的は、これら従来の課題を解決
し、フォ−カス数が増加しても受波整相回路規模が増大
せず、遅延デ−タの書き込み記憶工数や消費電力を減少
させ、回路のロ−コスト化が可能な超音波診断装置の受
波整相回路を提供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するため
、本発明による超音波診断装置の受波整相回路は、（イ
）アレイ型探触子で受波された被検体からのエコ−信号
をサンプリングして記憶保持することにより時間遅延す
るサンプリング方式の遅延手段と、サンプリング方式の
遅延手段の前段に設けられ、サンプリング周期内の遅延
を補償するアナログ方式の遅延手段とを備え、所望の時
間遅延を与えて受波ビ−ムを形成し、被検体の超音波像
を得る超音波診断装置の受波整相回路において、アナロ
グ方式の遅延手段に遅延デ−タを転送する書き替え可能
な第１の遅延デ−タ供給手段と、第１の遅延デ−タ供給
手段に遅延デ−タを転送する読み出し専用の第２の遅延
デ−タ供給手段とを有することに特徴がある。また、（
ロ）１個の第１の遅延デ−タ供給手段は、複数個のアナ
ログ方式の遅延手段に遅延デ−タを供給するようにした
ことにも特徴がある。また、（ハ）第１の遅延デ−タ供
給手段は、少なくとも１６Ｋｂｉｔの記憶容量を有する
ＲＡＭで構成されることにも特徴がある。また、（ニ）
第２の遅延デ−タ供給手段は、複数個のＲＯＭで構成さ
れ、各ＲＯＭはそれぞれ遅延デ−タを供給する系を形成
して、第１の遅延デ−タ供給手段に同時並列的に遅延デ
−タを供給することにも特徴がある。さらに、（ホ）第
２の遅延デ−タ供給手段から第１の遅延デ−タ供給手段
に対する遅延デ−タの転送は、少なくとも電源投入の直
後か、撮像モ−ド変更の直後か、あるいはプロ−ブ切り
換えの直後から数フレ−ムの間に実行されることにも特
徴がある。

【０００９】

【作用】本発明においては、アナログ方式の遅延回路へ
の遅延デ−タ転送を、第１の遅延デ−タ供給回路と、そ
の第１の遅延デ−タ供給回路に転送を行う大容量の読み
出し専用の第２の遅延デ−タ供給回路とで構成している
。このように、多数個必要なアナログ方式の遅延回路へ
の遅延デ−タの直接転送を、書き替えが可能な第１の遅
延デ−タ供給回路で行うことにより、記憶容量の増大を
抑えることができ、かつ安価で小規模な回路を実現でき
る。また、大容量の読み出し専用の第２の遅延デ−タ供
給回路を用いることにより、全使用のプロ−ブおよび走
査モ−ドにおける遅延デ−タの書き込み記憶工数を大幅
に低減することができ、変更も簡単に行える。

【００１０】

【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明の一実施例を示す受波整相回
路のブロック構成図である。図１において、Ａ／ＤはＡ
／Ｄ変換器、ＭＯはディジタル化されたエコ−信号の記
憶回路群、Σは加算器、ＣＯＮ３，ＣＯＮ４はいずれも
遅延制御回路、その他の記号は図４に記載されたものと
同一である。探触子で受波されたエコ−信号Ｅ１〜Ｅｎ
は、それぞれ遅延線ＳＤ１〜ＳＤｎおよびマルチプレク
サＭＰ１〜ＭＰｎを介して、遅延制御回路ＣＯＮ３によ
り所望する遅延処理が行われた後、Ａ／Ｄ変換器群Ａ／
Ｄに入力される。次に、Ａ／Ｄ変換器群Ａ／Ｄにおいて
ディジタル信号化された後、エコ−信号記憶回路群ＭＯ
に記憶される。記憶回路群ＭＯに記憶されたエコ−信号
Ｅ１〜Ｅｎは、遅延制御回路ＣＯＮ４により記憶保持の
時間制御が行われ、所望する時間に加算器Σに入力され
る。この加算器Σにおいて、エコ−信号Ｅ１〜Ｅｎが整
相加算され、受波整相回路の出力として処理される。な
お、サンプリング方式の遅延手段は、Ａ／Ｄ変換器を用
いたものだけでなく、サンプルアンドホ−ルド回路等を
用いたものであってもよい。

【００１１】図２は、本発明の一実施例を示す遅延制御
回路のブロック構成図であって、図１における遅延制御
回路ＣＯＮ３の詳細ブロックを示している。図２におい
て、Ａ１〜Ａｎは第１の遅延デ−タ供給回路、ＭＥＭは
第２の遅延デ−タ供給回路、Ｌ１Ｒ〜ＬｎＲおよびＬ１
Ｗ〜ＬｎＷはデ−タラッチ回路、Ｎ１〜Ｎｎはインバ−
タ、ＯＣ１〜ＯＣｎは記憶／読み出しの制御信号、ＡＤ
１〜ＡＤｎはフォ−カスアドレス信号である。なお、点
線矢印は信号の流れを示し、他の記号は図１と同一であ
る。先ず、遅延制御回路ＣＯＮ３に対して、使用するプ
ロ−ブの種類をプロ−ブ信号Ｐで、また使用する撮像モ
−ドをモ−ド信号Ｍで、それぞれ指示すると、第２の遅
延デ−タ供給回路ＭＥＭに予め記憶されている遅延デ−
タ群の中からプロ−ブの種類や撮像モ−ドに対応した遅
延デ−タが選択される。選択された遅延デ−タは、制御
信号ＣＮＴＬによりラッチ回路Ｌ１Ｗ〜ＬｎＷに同時に
転送される。各ラッチ回路Ｌ１Ｗ〜ＬｎＷは、制御信号
ＯＣ１〜ＯＣｎにより順次遅延デ−タの転送が可能な状
態となって、所望する遅延デ−タが第１の遅延デ−タ供
給回路Ａ１〜Ａｎに転送される。そして、第１の遅延デ
−タ供給回路Ａ１〜Ａｎに転送記憶された遅延デ−タは
、ラッチ回路Ｌ１Ｒ〜ＬｎＲを介してマルチプレクサＭ
Ｐ１〜ＭＰｎに転送される。例えば、第１の遅延デ−タ
供給回路Ａ１に遅延デ−タを転送する場合には、制御信
号ＯＣ１〜ＯＣｎによりラッチ回路Ｌ１Ｗのみを遅延デ
−タの転送可能状態にし、他のラッチ回路Ｌ２Ｗ〜Ｌｎ
Ｗを遅延デ−タの転送を不可の状態にする。同じように
して、第１の遅延デ−タ供給回路Ａ２に遅延デ−タを転
送する場合には、ラッチ回路Ｌ２Ｗのみを遅延デ−タの
転送可能状態にし、他のラッチ回路Ｌ１ＷおよびＬ３Ｗ
〜ＬｎＷを遅延デ−タの転送不可状態にする。このよう
に、遅延デ−タの転送可能状態となる系を順次移動させ
ながら、第１の遅延デ−タ供給回路Ａ１〜Ａｎへの遅延
デ−タの転送を完了させる。第１の遅延デ−タ供給回路
Ａ１〜Ａｎへの遅延デ−タの転送が完了すると、それ以
降は、プロ−ブの種類や撮像モ−ドの変更が指定される
まで、制御信号ＯＣ１〜ＯＣｎによってラッチ回路Ｌ１
Ｗ〜ＬｎＷは遅延デ−タの転送不可の状態となる。一方
、インバ−タＮ１〜Ｎｎを介して制御信号ＯＣ１〜ＯＣ
ｎが他のラッチ回路Ｌ１Ｒ〜ＬｎＲに入力されるため、
ラッチ回路Ｌ１Ｒ〜ＬｎＲが遅延デ−タ転送可能状態に
固定される。次に、フォ−カス切り換えの時間マ−カで
あるフォ−カスアドレス信号ＡＤ１〜ＡＤｎにより、所
望の遅延デ−タをマルチプレクサＭＰ１〜ＭＰｎに転送
する。なお、第１の遅延デ−タ供給回路Ａ１〜Ａｎとし
てはＲＡＭを、また第２の遅延デ−タ供給回路ＭＥＭと
してはＲＯＭを、それぞれ用いることができる。

【００１２】図３は、図２の回路構成における遅延デ−
タ転送のタイミングチャ−トである。図３において、Ｆ
Ｍ１〜ＦＭ３はフレ−ム信号であって、１，２，３，・
・・はその出現順位を示している。Ｚ０は像表示信号、
ＴＢＬＫは像が表示されない時間、ＴＤは第２の遅延デ
−タ供給回路から遅延デ−タを転送している時間、ＴＡ
は第２の遅延デ−タ供給回路から各々の第１の遅延デ−
タ供給回路に遅延デ−タを転送している時間、Ａ１〜Ａ
ｎは第１の遅延デ−タ供給回路、Ｃ１はプロ−ブ信号Ｐ
およびモ−ド信号Ｍの指示がある時刻である。任意のフ
レ−ムＦＭ１の走査中に、オペレ−タから使用プロ−ブ
の変更、あるいは走査モ−ドの変更を指示するプロ−ブ
信号Ｐ、およびモ−ド信号ＭがＣ１点で第２の遅延デ−
タ供給回路に入力されると、次のフレ−ムＦＭ２が遅延
デ−タ転送期間として設定される。遅延デ−タ転送期間
には、第２の遅延デ−タ供給回路から遅延デ−タの転送
が行われ、一旦、ラッチ回路Ｌ１Ｗ〜ＬｎＷにデ−タを
ラッチした後、それぞれ第１の遅延デ−タ供給回路Ａ１
〜Ａｎにデ−タ転送される。この間、表示信号Ｚ０によ
り真の画像表示はＴＢＬＫの時間だけ停止されて、ブラ
ンキング状態あるいは補間画像の表示状態となる。なお
、第２の遅延デ−タ供給回路ＭＥＭから１個の第１の遅
延デ−タ供給回路への遅延デ−タの転送が終了するまで
の時間をＴＡとすると、ｎ個分の遅延デ−タを全て転送
するための時間はＴＡ×ｎ＝ＴＤとなる。遅延デ−タの
転送が終了して、像表示信号Ｚ０により画像のブランキ
ング状態あるいは補間画像の表示状態が解除されると（
ＴＢＬＫ終了）、フレ−ムＦＭ３から新しい遅延デ−タ
による撮像が開始される。

【００１３】図７は、本発明の他の実施例を示す遅延制
御回路の構成図である。図７では、１個の第１の遅延デ
−タ供給回路から２個のマルチプレクサに遅延デ−タを
転送することが可能な構成を示している。図７において
、ＯＣ１〜ＯＣｋは記憶／読み出しの制御信号、Ｎ１〜
Ｎｋはインバ−タ、Ａ１〜Ａｋは第１の遅延デ−タ供給
回路、Ｌ１Ｒ〜ＬｋＲおよびＬ１Ｗ〜ＬｋＷはデ−タラ
ッチ回路、ＡＤ１〜ＡＤｋはアドレス信号である。ここ
で、各記号の数値ｋはｋ＝ｎ／２である。また、他の記
号は図２と同一である。図７では、第１の遅延デ−タ供
給回路Ａ１〜Ａｋおよび第２の遅延デ−タ供給回路ＭＥ
Ｍの出力ビット数を、図１のビット数に比べて２倍にす
ることにより、１個の第１の遅延デ−タ供給回路から同
時に２個のマルチプレクサに遅延デ−タを転送すること
ができる。また、そのために第１の遅延デ−タ供給回路
Ａ１〜Ａｋの記憶容量を２倍にする必要があるが、その
反面、第１の遅延デ−タ供給回路およびその制御系の個
数、つまり回路規模を減少させることが可能である。 いま、第１の遅延デ−タ供給回路Ａ１〜ＡｋがＲＡＭで
、第２の遅延デ−タ供給回路ＭＥＭがＲＯＭである場合
、出力ビット数にもよるが、記憶容量が１Ｍｂｉｔ程度
以下のＲＡＭおよびＲＯＭであれば、記憶容量の増加に
比較して価格ならびに部品体積の上昇は低い。従って、
各遅延デ−タ供給回路の出力ビット数があまり多くない
１６ビット程度までの範囲であれば、価格的にも回路規
模的にも本実施例は極めて有効である。

【００１４】図７の一例として、第１の遅延デ−タ供給
回路１個に必要な記憶容量を算出してみる。セクタ走査
が可能な超音波診断装置において、フォ−カスの遅延デ
−タ変更が必要なラスタ数を１２８ラスタ、１ラスタ中
のフォ−カス数を８、バイプレ−ン時の走査面数を２、
第１の遅延デ−タ供給回路の出力ビット数を８とすると
、記憶容量はこれらの数の積となるので、１２８×８×
２×８＝１６３８４（ｂｉｔ）となる。もし、受波整相
回路を２回路備えている場合には、一度に２つの受波ビ
−ムを形成することができるので、１回路における記憶
容量は上述した値の半分となる。また、１ラスタ中のフ
ォ−カス数を８から１６に増加すると、１６３８４×２
＝３２７６８（ｂｉｔ）と２倍の容量になる。さらに、
高密度走査モ−ド、完全ダイナミックフォ−カス、また
は複数プロ−ブの遅延デ−タを記憶させるような構成の
場合には、より以上の記憶容量が必要となる。最低限度
、上述するだけの記憶容量がないときには、リアルタイ
ム撮像に支障を来たすことが予想される。なお、図７の
説明では、１個の第１の遅延デ−タ供給回路から同時に
２個のマルチプレクサに遅延デ−タを転送するように構
成しているが、本発明はこれに限定されるものでなく、
４個、６個、８個、・・・・の複数のマルチプレクサに
遅延デ−タを転送するものも含まれるのは勿論である。 また、３個の第１の遅延デ−タ供給回路から８個のマル
チプレクサに遅延デ−タを転送するように、マルチプレ
クサの数に対して第１の遅延デ−タ供給回路の数がその
半分以下であるようなデ−タ転送路を構成した場合にも
、全く同じ効果があるのは勿論である。

【００１５】図８は、本発明の他の実施例を示す遅延制
御回路の構成図であり、図９は図８における遅延デ−タ
転送のタイミングチャ−トである。図８では、第２の遅
延デ−タ供給回路を２個備え、各遅延デ−タ供給回路が
図２に示すような回路構成を備えた場合の遅延制御回路
を示している。図８、図９において、ＭＥＭ１，ＭＥＭ
２は第２の遅延デ−タ供給回路、Ｇ１およびＧ２はＭＥ
Ｍ１およびＭＥＭ２から遅延デ−タの供給を受ける第１
の遅延デ−タ供給回路群、その他の記号は図３、図７と
同一である。第２の遅延デ−タ供給回路からｎ個の第１
の遅延デ−タ供給回路への遅延デ−タ転送が終了するま
での時間は、本来、図３に示すように、１個の転送時間
ＴＡにｎ個分を乗じた値、ＴＡ×ｎだけの時間が必要で
ある。しかし、図８に示すように、第２の遅延デ−タ供
給回路を２個設けている場合には、同時に並列転送が可
能となるため、１個の第２の遅延デ−タ供給回路はｋ個
分の遅延デ−タを転送するだけでよい。すなわち、図９
に示すように、Ａ１〜Ａｋに転送する動作とＡｋ＋１〜
Ａｎに転送する動作を並列に行うことができるので、第
２の遅延制御回路からの転送時間ＴＤの間に全ての第１
の遅延制御回路に遅延デ−タを転送し終ることが可能で
ある。従って、ｋ個の第１の遅延デ−タ供給回路に遅延
デ−タを転送し終るまでの時間ＴＤは、ＴＤ＝ＴＡ×ｋ
であるため、図３の場合の半分ですむ。なお、図３およ
び図９に示す動作例では、使用プロ−ブの変更、または
走査モ−ドの変更が指定されたとき、次のフレ−ムから
遅延デ−タの転送処理に移っているが、本発明はこのよ
うな動作に限定されることなく、変更直後に直ちに処理
を開始すること、あるいは複数フレ−ムまでの間に処理
を開始すること、等のように撮像に不都合が生じない時
間範囲で遅延デ−タの更新を行うことも可能である。ま
た、図８では、第２の遅延デ−タ供給回路を２個設けて
いるが、本発明はこの場合に限定されず、３個、４個、
５個、６個ないしそれ以上の数を設けて、遅延デ−タを
同時に転送することにより転送時間を短縮することが可
能である。いま、１フレ−ム内で全遅延デ−タの転送を
終了するための第２の遅延デ−タ供給回路数を計算する
と、例えば、フレ−ムＦＭ２の期間が３３ｍｓ程度、Ｔ
Ａが２ｍｓ程度、また第１の遅延デ−タ供給回路の数が
６４であれば、第２の遅延デ−タ供給回路の数は４個と
なる。ただし、１個の第１の遅延デ−タ供給回路への遅
延デ−タ転送を上位ビットと下位ビットで分けるように
、ｉ個（ｉ＝０，１，２，３，・・・・）の第２の遅延
デ−タ供給回路で転送するものとすると、その全体の数
は４×ｉ個となる。

【００１６】

【発明の効果】以上説明したように、本発明によれば、
フォ−カス数が増加しても受波整相回路の規模を増大し
ないですむとともに、遅延デ−タの書き込み記憶処理の
時間数を増大させず、消費電力を低減させ、受波整相回
路の低価格化を可能にする効果がある。

【００１７】

【図面の簡単な説明】

【図１】本発明の一実施例を示す受波整相回路の構成図
である。

【図２】図１における遅延制御回路のブロック構成図で
ある。

【図３】図２におけるデ−タ転送のタイミングチャ−ト
である。

【図４】従来の受波整相回路のブロック構成図である。

【図５】図４における遅延制御回路の構成例を示す図で
ある。

【図６】図４における遅延制御回路の他の構成例を示す
図である。

【図７】本発明の他の実施例を示す遅延制御回路のブロ
ック図である。

【図８】本発明のさらに他の実施例を示す遅延制御回路
のブロック図である。

【図９】図８におけるデ−タ転送のタイミングチャ−ト
である。

【符号の説明】

Ｅ１〜Ｅｎ　　エコ−信号 ＳＤ１〜ＳＤｎ　　微小時間の遅延線 ＭＰＸ，ＭＰ１〜ＭＰｎ　　マルチプレクサＬＤ　　長
時間の遅延線 ＣＯＮ１〜ＣＯＮ４　　遅延制御回路 Ｓ１　　遅延デ−タライン Ｐ　　プロ−ブ信号 Ｍ　　モ−ド信号 ＭＡ，ＭＲ１〜ＭＲｎ　　読み出し専用の遅延デ−タ記
憶回路 ＣＮＴＬ　　遅延デ−タ記憶回路の制御信号Ｌ１１〜１
ｎｍ　　デ−タラッチ回路 ＣＫ１１〜ＣＫｎｍ　　デ−タラッチクロックＯＣ１１
〜ＯＣｎｍ　　デ−タアウトプットコントロ−ル信号 ＡＤ１〜ＡＤｋ〜ＡＤｎ　　フォ−カスアドレスＡ／Ｄ
　　アナログディジタル変換器 Ｍ０　　ディジタル化されたエコ−信号の記憶回路群Σ
　　加算器 Ａ１〜Ａｋ〜Ａｎ　　第１の遅延デ−タ供給回路ＭＥＭ
，ＭＥＭ１，ＭＥＭ２　　第２の遅延デ−タ供給回路 Ｎ１〜Ｎｋ〜Ｎｎ　　インバ−タ Ｌ１Ｒ〜ＬｋＲ〜ＬｎＲ，Ｌ１Ｗ〜ＬｋＷ〜ＬｎＷ　　
デ−タラッチ回路 ＯＣ１〜ＯＣｋ〜ＯＣｎ　　記憶／読み出しの制御信号
ＦＭ　　フレ−ム信号 Ｚ０　　像表示信号 ＴＢＬＫ　　像表示されない時間、 ＦＭｎのｎ　　フレ−ムの出現順位

Claims (5)

【特許請求の範囲】
1. 【請求項１】　　アレイ型探触子で受波された被検体か
   らのエコ−信号をサンプリングして記憶保持することに
   より時間遅延するサンプリング方式の遅延手段と、該サ
   ンプリング方式の遅延手段の前段に設けられ、サンプリ
   ング周期内の遅延を補償するアナログ方式の遅延手段と
   を備え、所望の時間遅延を与えて受波ビ−ムを形成し、
   被検体の超音波像を得る超音波診断装置の受波整相回路
   において、上記アナログ方式の遅延手段に遅延デ−タを
   転送する書き替え可能な第１の遅延デ−タ供給手段と、
   該第１の遅延デ−タ供給手段に遅延デ−タを転送する読
   み出し専用の第２の遅延デ−タ供給手段とを有すること
   を特徴とする超音波診断装置の受波整相回路。
2. 【請求項２】　　請求項１に記載の超音波診断装置の受
   波整相回路において、１個の上記第１の遅延デ−タ供給
   手段は、複数個のアナログ方式の遅延手段に遅延デ−タ
   を供給するようにしたことを特徴とする超音波診断装置
   の受波整相回路。
3. 【請求項３】　　請求項１または２に記載の超音波診断
   装置の受波整相回路において、上記第１の遅延デ−タ供
   給手段は、少なくとも１６Ｋｂｉｔの記憶容量を有する
   ＲＡＭで構成されることを特徴とする超音波診断装置の
   受波整相回路。
4. 【請求項４】　　請求項１に記載の超音波診断装置の受
   波整相回路において、上記第２の遅延デ−タ供給手段は
   、複数個のＲＯＭで構成され、各ＲＯＭはそれぞれ遅延
   デ−タを供給する系を形成して、第１の遅延デ−タ供給
   手段に同時並列的に遅延デ−タを供給することを特徴と
   する超音波診断装置の受波整相回路。
5. 【請求項５】　　請求項１または４に記載の超音波診断
   装置の受波整相回路において、上記第２の遅延デ−タ供
   給手段から第１の遅延デ−タ供給手段に対する遅延デ−
   タの転送は、少なくとも電源投入の直後か、撮像モ−ド
   変更の直後か、あるいはプロ−ブ切り換えの直後から数
   フレ−ムの間に実行されることを特徴とする超音波診断
   装置の受波整相回路。