JPH0430396A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0430396A JPH0430396A JP2135718A JP13571890A JPH0430396A JP H0430396 A JPH0430396 A JP H0430396A JP 2135718 A JP2135718 A JP 2135718A JP 13571890 A JP13571890 A JP 13571890A JP H0430396 A JPH0430396 A JP H0430396A
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- JP
- Japan
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- sense amplifier
- level
- signal
- power supply
- amplifier
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はワイヤボンド行程によって動作電源電圧範囲
を切り換えるこが可能な半導体記憶装置に関するもので
ある。
を切り換えるこが可能な半導体記憶装置に関するもので
ある。
第４図は従来の半導体記憶装置の回路図て、図において
、（１）はチップイネーブル信号（以下ａと称ｔ）、（
２）はセンスアンプ出力、（３）はメモリセルアレイ、
（４）はメモリセルのドレインライン、（５）。
、（１）はチップイネーブル信号（以下ａと称ｔ）、（
２）はセンスアンプ出力、（３）はメモリセルアレイ、
（４）はメモリセルのドレインライン、（５）。
０υ、ａのはＰチャネルＭＯ３）ランジスタ、（６）〜
αＱ。
αＱ。
０３はＮチャネルＭＯ３）ランジスタで、ＭＯＳｌ−ラ
ンジスタ（５）〜ａ３てセンスアンプ０４）を構成して
いる。外部アドレス入力によりアドレスか固定されると
、メモリセルアレイ（３）中の１つのメモリセルが決定
され、その情報はメモリセルのドレインライン（４）に
あられれ、センスアンプ０４）によって“１”か“０”
に判定され、センスアンプ出力（２）へ出力される。
ンジスタ（５）〜ａ３てセンスアンプ０４）を構成して
いる。外部アドレス入力によりアドレスか固定されると
、メモリセルアレイ（３）中の１つのメモリセルが決定
され、その情報はメモリセルのドレインライン（４）に
あられれ、センスアンプ０４）によって“１”か“０”
に判定され、センスアンプ出力（２）へ出力される。
次に動作について説明する。センスアンプ０４）はｅ信
号（１）が“Ｌ”レベルの時イネーブルとなり、■信号
＋ｌ＋か“Ｈ”レベルの時はスタンバイ状感となる。セ
ンスアンプ０４）がイネーブル時、メモリセルのドレイ
ンライン（４）が“Ｌ”レベルの時には、センスアンプ
出力（２）は“Ｈ”レベルを出力し、メモリセルのドレ
インライン０ａが“Ｈ“レベルの時には、センスアンプ
出力（２）は“Ｌ”レベルを出力する。
号（１）が“Ｌ”レベルの時イネーブルとなり、■信号
＋ｌ＋か“Ｈ”レベルの時はスタンバイ状感となる。セ
ンスアンプ０４）がイネーブル時、メモリセルのドレイ
ンライン（４）が“Ｌ”レベルの時には、センスアンプ
出力（２）は“Ｈ”レベルを出力し、メモリセルのドレ
インライン０ａが“Ｈ“レベルの時には、センスアンプ
出力（２）は“Ｌ”レベルを出力する。
センスアンプ０４は製品規格内の電源電圧の標準値を中
心に動作電源電圧範囲を最適化したノーマルセンスアン
プであり、一般に低電源電圧動作の保証は製品規格外で
行っている。しかしなから近年のＩＣカート′の普及等
により、低電源電圧動作品の要求か増大している。
心に動作電源電圧範囲を最適化したノーマルセンスアン
プであり、一般に低電源電圧動作の保証は製品規格外で
行っている。しかしなから近年のＩＣカート′の普及等
により、低電源電圧動作品の要求か増大している。
従来のノーマルセンスアンプは以上のように構成されて
いたので、使用した場合に製品規格を満足しかつ、低電
源電圧動作を保証することは難しく、またノーマルセン
スアンプでは動作マージンの大きいチップしか低電源電
圧動作を保証てきないため安定供給が困難であり、この
ため、低電源電圧動作品を安定供給するためには、ノー
マルセンスアンプから低電源電圧動作に最適化した低電
源電圧動作用センスアンプにパターン変更する必要があ
るという問題点かあった。
いたので、使用した場合に製品規格を満足しかつ、低電
源電圧動作を保証することは難しく、またノーマルセン
スアンプでは動作マージンの大きいチップしか低電源電
圧動作を保証てきないため安定供給が困難であり、この
ため、低電源電圧動作品を安定供給するためには、ノー
マルセンスアンプから低電源電圧動作に最適化した低電
源電圧動作用センスアンプにパターン変更する必要があ
るという問題点かあった。
この発明は上記のような問題点を解消するためになされ
たもので、製品規格内の電源電圧動作品と低電源電圧動
作品をパターン変更なして供給てきる半導体記憶装置を
得ることを目的とする。
たもので、製品規格内の電源電圧動作品と低電源電圧動
作品をパターン変更なして供給てきる半導体記憶装置を
得ることを目的とする。
この発明に係る半導体記憶装置は、ノーマルセンスアン
プと低電源電圧動作用センスアンプを備え、ワイヤポン
ド工程により片方のセンスアンプを選択することによっ
て動作電源電圧範囲を切り換えることができるようした
ものである。
プと低電源電圧動作用センスアンプを備え、ワイヤポン
ド工程により片方のセンスアンプを選択することによっ
て動作電源電圧範囲を切り換えることができるようした
ものである。
この発明におるセンスアンプは、第１と第２のセンスア
ンプをどちらか選択して切り換えるように構成したので
、同一チップによってノーマル用の一般品と低電圧動作
用の特殊品を供給することができる。
ンプをどちらか選択して切り換えるように構成したので
、同一チップによってノーマル用の一般品と低電圧動作
用の特殊品を供給することができる。
以下、この発明の一実施例を図について説明する。第１
図中復号（１）〜（１４１は前記従来のものと同一なの
でその説明は省略する。図において、（１５）。
図中復号（１）〜（１４１は前記従来のものと同一なの
でその説明は省略する。図において、（１５）。
（２１）はＰチャネルＭＯＳトランジスタ、（１６）〜
（２０）はＮチャネルＭＯＳトランジスタで、ＭＯＳト
ランジスタ（１５）〜（２１）で低電源電圧動作用セン
スアンプ（２３）を構成している。（２２）はノーマル
センスアンプ（＋４）、低電源電圧動作用センスアンプ
（２３）の最終インバータ回路を組み合わせたＮＡＮＤ
回路、（２４）はワイヤボンドによって決定されるセレ
クト信号、（２５）、 （２８）、 （２９）はインバ
ータ回路、（２６）、 （２７）はＮＯＲ回路である。
（２０）はＮチャネルＭＯＳトランジスタで、ＭＯＳト
ランジスタ（１５）〜（２１）で低電源電圧動作用セン
スアンプ（２３）を構成している。（２２）はノーマル
センスアンプ（＋４）、低電源電圧動作用センスアンプ
（２３）の最終インバータ回路を組み合わせたＮＡＮＤ
回路、（２４）はワイヤボンドによって決定されるセレ
クト信号、（２５）、 （２８）、 （２９）はインバ
ータ回路、（２６）、 （２７）はＮＯＲ回路である。
第２図はワイヤボンドとセレクト信号（２４）の関係を
示す説明図で、図において、チップ内部にＶ ｃ ｃ電
源パッドとＧＮＤパットの隣りに、ＡＩ配線で接続され
た空パッドを備えである。図はＶ ｅｅ電源側の空パッ
ドをｖｅｃ電源とワイヤボンドすることにより、セレク
ト信号（２４）のレベルを“Ｈ”レベルとしている。第
３図はＧＮＤ側の空パッドをＧＮＤとワイヤボンドする
ことにより、５ｅｌｅｃｔ信号（２４）のレベルを“Ｌ
”レベルとしている。
示す説明図で、図において、チップ内部にＶ ｃ ｃ電
源パッドとＧＮＤパットの隣りに、ＡＩ配線で接続され
た空パッドを備えである。図はＶ ｅｅ電源側の空パッ
ドをｖｅｃ電源とワイヤボンドすることにより、セレク
ト信号（２４）のレベルを“Ｈ”レベルとしている。第
３図はＧＮＤ側の空パッドをＧＮＤとワイヤボンドする
ことにより、５ｅｌｅｃｔ信号（２４）のレベルを“Ｌ
”レベルとしている。
次に動作について説明する。センスアンプ０滲は製品規
格内の動作電源電圧範囲を満足するように最適化された
センスアンプであり、センスアンプ（２３）は低電源電
圧動作用に最適化された低電源電圧動作用センスアンプ
である。まず、ノーマルセンスアンプ選択時の動作につ
いて述べる。この時のワイヤボンドは第２図に示すよう
に、Ｖ ｅ ｅ電源パッドの横の空バットとＶ−電源を
ワイヤボンドする。そうするとセレクト信号（２４）は
“Ｈ”レベルとなる。ここで第１図におけるセレクト信
号（２４）が“Ｈ”レベルとなると、セレクト信号（２
４）を人力とするＮＯＲ回路（２７）の出ツノはご信号
（１）の入力にかかわらず“Ｌ”レベルとなり、インバ
ータ回路（２９）によって反転された“Ｈ“レベルの信
号がセンスアンプ（２３）に入力される。そうすると低
電源電圧動作用センスアンプ（２３）はディスエーブル
状態となり、ＮＡＮＤ回路（２２）へは常時”Ｈ”レベ
ルが入力される。一方、セレクト信号（２４）の反転信
号が入力されるＮＯＲ回路（２６）には“Ｌ”レベルが
入力される。ノーマルセンスアンプ０４）はひ信号（１
）の信号か“Ｌ”レベルの時イネーブル、“Ｈ“レベル
の時ディスエーブルとなる。ノーマルセンスアンプ０４
）がイネーブル時、選択されたメモリセルの情報がドレ
インライン（４）にあられれ、ノーマルセンスアンプ（
１４＋とＮＡＮＤ回路（２２）によって“ｌ“か“０”
に判定され、センスアンプ出力（２）へ出力される。こ
のようにセレクト信号（２４）をＶ ｔ ｅ電源とワイ
ヤボンドすることにより、ノーマルセンスアンプが選択
される。
格内の動作電源電圧範囲を満足するように最適化された
センスアンプであり、センスアンプ（２３）は低電源電
圧動作用に最適化された低電源電圧動作用センスアンプ
である。まず、ノーマルセンスアンプ選択時の動作につ
いて述べる。この時のワイヤボンドは第２図に示すよう
に、Ｖ ｅ ｅ電源パッドの横の空バットとＶ−電源を
ワイヤボンドする。そうするとセレクト信号（２４）は
“Ｈ”レベルとなる。ここで第１図におけるセレクト信
号（２４）が“Ｈ”レベルとなると、セレクト信号（２
４）を人力とするＮＯＲ回路（２７）の出ツノはご信号
（１）の入力にかかわらず“Ｌ”レベルとなり、インバ
ータ回路（２９）によって反転された“Ｈ“レベルの信
号がセンスアンプ（２３）に入力される。そうすると低
電源電圧動作用センスアンプ（２３）はディスエーブル
状態となり、ＮＡＮＤ回路（２２）へは常時”Ｈ”レベ
ルが入力される。一方、セレクト信号（２４）の反転信
号が入力されるＮＯＲ回路（２６）には“Ｌ”レベルが
入力される。ノーマルセンスアンプ０４）はひ信号（１
）の信号か“Ｌ”レベルの時イネーブル、“Ｈ“レベル
の時ディスエーブルとなる。ノーマルセンスアンプ０４
）がイネーブル時、選択されたメモリセルの情報がドレ
インライン（４）にあられれ、ノーマルセンスアンプ（
１４＋とＮＡＮＤ回路（２２）によって“ｌ“か“０”
に判定され、センスアンプ出力（２）へ出力される。こ
のようにセレクト信号（２４）をＶ ｔ ｅ電源とワイ
ヤボンドすることにより、ノーマルセンスアンプが選択
される。
次に、低電源電圧動作用センスアンプ選択時の動作につ
いて述べる。この時のワイヤボンドは第３図に示すよう
に、ＧＮＤ横の空パッドとＧＮＤをワイヤボンドする。
いて述べる。この時のワイヤボンドは第３図に示すよう
に、ＧＮＤ横の空パッドとＧＮＤをワイヤボンドする。
そうするとセレクト信号（２４）は“Ｌ２レベルとなる
。ここで、第１図におけるセレクト信号（２４）が“Ｌ
”レベルとなると、セレクト信号（２４）の反転信号で
ある“Ｈ”レベルの信号がＮＯＲ回路（２６）に入力さ
れ、ＮＯＲ回路（２６）の出力はａ信号（１）の入力に
かかわらず“Ｌ“レベルとなり、インバータ回路（２８
）によって反転された“Ｈ”レベルの信号がセンスアン
プ（１４）に入力される。そうすると、ノーマルセンス
アンプ（１４）はディスエーブル状態となり、ＮＡＮＤ
回路（２２）へは常時“Ｈ”レベルか入力される。一方
、セレクト信号（２４）を入力とするＮＯＲ回路（２７
）には“Ｌ”レベルが入力される。低電源電圧動作用セ
ンスアンプ（２３）はｅ信号（１）が”Ｌ”レベルの時
イネーブル、“Ｈ”レベルの時ディスエーブルとなる。
。ここで、第１図におけるセレクト信号（２４）が“Ｌ
”レベルとなると、セレクト信号（２４）の反転信号で
ある“Ｈ”レベルの信号がＮＯＲ回路（２６）に入力さ
れ、ＮＯＲ回路（２６）の出力はａ信号（１）の入力に
かかわらず“Ｌ“レベルとなり、インバータ回路（２８
）によって反転された“Ｈ”レベルの信号がセンスアン
プ（１４）に入力される。そうすると、ノーマルセンス
アンプ（１４）はディスエーブル状態となり、ＮＡＮＤ
回路（２２）へは常時“Ｈ”レベルか入力される。一方
、セレクト信号（２４）を入力とするＮＯＲ回路（２７
）には“Ｌ”レベルが入力される。低電源電圧動作用セ
ンスアンプ（２３）はｅ信号（１）が”Ｌ”レベルの時
イネーブル、“Ｈ”レベルの時ディスエーブルとなる。
低電源電圧動作用センスアンプ（２３）がイネーブル時
、選択されたメモリセルの情報がドレインライン（４）
にあられれ、低電源電圧動作用センスアンプ（２３）と
ＮＡＮＤ回路（２２）によって“ｌ”か“０”に判定さ
れ、センスアンプ出力（２）へ出力される。このように
セレクト信号（２４）をＧＮＤとワイヤボンドすること
により、低電源電圧動作用センスアンプか選択される。
、選択されたメモリセルの情報がドレインライン（４）
にあられれ、低電源電圧動作用センスアンプ（２３）と
ＮＡＮＤ回路（２２）によって“ｌ”か“０”に判定さ
れ、センスアンプ出力（２）へ出力される。このように
セレクト信号（２４）をＧＮＤとワイヤボンドすること
により、低電源電圧動作用センスアンプか選択される。
第１表はワイヤボンド、セレクト信号（２４）、センス
アンプの関係を示すモード表を示す。
アンプの関係を示すモード表を示す。
第１表
〔発明の効果〕
以上のようにこの発明によれば、
ワイヤボンド
を変えることによって、ノーマルセンスアンプと低電源
電圧動作用センスアンプを切り換えるように構成したの
で、同一チップにて一般品と低電源電圧動作用の両者の
センスアンプを有する半導体記憶装置を供給することが
できるという効果かある。
電圧動作用センスアンプを切り換えるように構成したの
で、同一チップにて一般品と低電源電圧動作用の両者の
センスアンプを有する半導体記憶装置を供給することが
できるという効果かある。
第１図はこの発明の一実施例によるセンスアンプ回路の
回路図、第２図、第３図はこの発明の一実施例であるワ
イヤボンドの切換方法を示す説明図、第４図は従来のセ
ンスアンプ回路の回路図である。 図において、（３）はメモリセルアレイ、＋５） 、
（ｌ Ｉ ）（１２）、 （１５）（２１）はＰチャネ
ルＭＯ３）ランジスタ、（６）〜（１０）、 （＋３）
、 （１６）〜（２０）はＮチャネルＭＯＳトランジス
タ、（１４）はノーマルセンスアンプ、（２２）はＮＡ
ＮＤ回路、（２３）は低電源電圧動作用センスアンプ、
（２５） （２８） （２９）はインバータ回路、（２
６）（２７）はＮＯＲ回路を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
回路図、第２図、第３図はこの発明の一実施例であるワ
イヤボンドの切換方法を示す説明図、第４図は従来のセ
ンスアンプ回路の回路図である。 図において、（３）はメモリセルアレイ、＋５） 、
（ｌ Ｉ ）（１２）、 （１５）（２１）はＰチャネ
ルＭＯ３）ランジスタ、（６）〜（１０）、 （＋３）
、 （１６）〜（２０）はＮチャネルＭＯＳトランジス
タ、（１４）はノーマルセンスアンプ、（２２）はＮＡ
ＮＤ回路、（２３）は低電源電圧動作用センスアンプ、
（２５） （２８） （２９）はインバータ回路、（２
６）（２７）はＮＯＲ回路を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 半導体基板上に形成されたアレイ構造からなるメモリセ
ルのドレインラインが第１の電位で動作範囲が最適化さ
れた第１のセンスアンプと、前記第１の電位より低電位
で動作範囲が最適化された第２のセンスアンプに接続さ
れ、ワイヤボンド行程にて前記第１のセンスアンプと前
記第２のセンスアンプのどちらかを選択することを特徴
とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135718A JPH0430396A (ja) | 1990-05-25 | 1990-05-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135718A JPH0430396A (ja) | 1990-05-25 | 1990-05-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0430396A true JPH0430396A (ja) | 1992-02-03 |
Family
ID=15158262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2135718A Pending JPH0430396A (ja) | 1990-05-25 | 1990-05-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0430396A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007266775A (ja) * | 2006-03-27 | 2007-10-11 | Fujitsu Ltd | 通信方法及び通信装置 |
| JP2009124741A (ja) * | 2009-01-21 | 2009-06-04 | Fujitsu Ltd | 無線通信方法、無線通信システム、端末および基地局 |
| JP2009124742A (ja) * | 2009-01-21 | 2009-06-04 | Fujitsu Ltd | 無線通信方法、無線通信システム、端末および基地局 |
| JP5056851B2 (ja) * | 2007-07-27 | 2012-10-24 | 富士通株式会社 | 移動通信システム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03269897A (ja) * | 1990-03-19 | 1991-12-02 | Fujitsu Ltd | 半導体記憶装置 |
-
1990
- 1990-05-25 JP JP2135718A patent/JPH0430396A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03269897A (ja) * | 1990-03-19 | 1991-12-02 | Fujitsu Ltd | 半導体記憶装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007266775A (ja) * | 2006-03-27 | 2007-10-11 | Fujitsu Ltd | 通信方法及び通信装置 |
| JP5056851B2 (ja) * | 2007-07-27 | 2012-10-24 | 富士通株式会社 | 移動通信システム |
| JP2009124741A (ja) * | 2009-01-21 | 2009-06-04 | Fujitsu Ltd | 無線通信方法、無線通信システム、端末および基地局 |
| JP2009124742A (ja) * | 2009-01-21 | 2009-06-04 | Fujitsu Ltd | 無線通信方法、無線通信システム、端末および基地局 |
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