JPH04304531A - エミュレーション装置とそれに使用するマイクロコントローラ - Google Patents
エミュレーション装置とそれに使用するマイクロコントローラInfo
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- JPH04304531A JPH04304531A JP4004973A JP497392A JPH04304531A JP H04304531 A JPH04304531 A JP H04304531A JP 4004973 A JP4004973 A JP 4004973A JP 497392 A JP497392 A JP 497392A JP H04304531 A JPH04304531 A JP H04304531A
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- Japan
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- microcontroller
- state
- machine cycle
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- indicator signal
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
- G06F11/362—Debugging of software
- G06F11/3632—Debugging of software of specific synchronisation aspects
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
- G06F11/362—Debugging of software
- G06F11/3648—Debugging of software using additional hardware
- G06F11/3656—Debugging of software using additional hardware using a specific debug interface
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- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明は標準ポート手段を有する結合が外
されていない型のマイクロコントローラ（ｎｏｎ−ｂｏ
ｎｄ−ｏｕｔ−ｖｅｒｓｉｏｎ ｏｆ ａ ｍｉｃｒｏ
ｃｏｎｔｒｏｌｌｅｒ）をエミュレートするエミュレー
ションデバイスに関連し、該デバイスはユーザーデータ
とプログラムメモリアドレス（ｐｒｏｇｒａｍ ｓｔｏ
ｒｅ ａｄｄｒｅｓｓ）の間で、かつ上記のプログラム
メモリアドレスをラッチする上記のポート手段に接続さ
れたマイクロコントローラレジスタの外部で、上記のポ
ート手段を多重化するマイクロコントローラ内多重化手
段（ｉｎ−ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ ｍｕｌｔ
ｉｐｌｅｘｉｎｇｍｅａｎｓ）を具え、ここで上記のマ
イクロコントローラはその各々が少なくとも２つのクロ
ックパルスを具える複数の状態を具えるマシンサイクル
を有している。
されていない型のマイクロコントローラ（ｎｏｎ−ｂｏ
ｎｄ−ｏｕｔ−ｖｅｒｓｉｏｎ ｏｆ ａ ｍｉｃｒｏ
ｃｏｎｔｒｏｌｌｅｒ）をエミュレートするエミュレー
ションデバイスに関連し、該デバイスはユーザーデータ
とプログラムメモリアドレス（ｐｒｏｇｒａｍ ｓｔｏ
ｒｅ ａｄｄｒｅｓｓ）の間で、かつ上記のプログラム
メモリアドレスをラッチする上記のポート手段に接続さ
れたマイクロコントローラレジスタの外部で、上記のポ
ート手段を多重化するマイクロコントローラ内多重化手
段（ｉｎ−ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ ｍｕｌｔ
ｉｐｌｅｘｉｎｇｍｅａｎｓ）を具え、ここで上記のマ
イクロコントローラはその各々が少なくとも２つのクロ
ックパルスを具える複数の状態を具えるマシンサイクル
を有している。
【０００２】
【背景技術】一方では、単一ポートに沿ってプログラム
メモリアドレスとユーザーデータ双方の多重型（ｍｕｌ
ｔｉｐｌｅｘ ｖｅｒｓｉｏｎ ）での伝達は多数ポー
トを有する要求を減少する。さらに、メタリンク社（Ｍ
ｅｔａｌｉｎｋ Ｃｏｒｐｏｒａｔｉｏｎ）の米国特許
第４，８０９，１６７ 号は、特定の８ビット幅ポート
が命令コード（ｏｐｃｏｄｅ）、プログラムカウンタバ
イト、およびユーザーデータ項目を続いて転送するとい
う一般原理の拡張を開示している。そのようなエミュレ
ーションデバイスは特にインテルの８０５１単一チップ
マイクロコンピュータあるいはマイクロコントローラを
参照して記載されている。結合が外されていないエミュ
レーティングマイクロコントローラの使用は結合が外さ
れていない型のエミュレーションとテストのみの使用の
展開の必要性を自然に軽減している。初期の標準組織で
は、８０５１はプログラム命令コードとプログラムカウ
ンタ低バイトアドレス（ｐｒｏｇｒａｍ ｃｏｕｎｔｅ
ｒ ｌｏｗ ｂｙｔｅ ａｄｄｒｅｓｓ）の間でポート
Ｐ０を分割（ｓｈａｒｅ ）し、一方、ポートＰ２はプ
ログラムカウンタ高バイトアドレス（ｐｒｏｇｒａｍ
ｃｏｕｎｔｅｒ ｈｉｇｈ ｂｙｔｅ ａｄｄｒｅｓｓ
）を出力する。プログラムアドレスの出力の循環はマ
シンサイクル毎に２回である。参照されたメタリンク（
Ｍｅｔａｌｉｎｋ）の「フック（ｈｏｏｋｓ ）」改良
は、プログラム命令コードの多重化、プログラムカウン
タアドレスデータ、およびポートデータを別々にマシン
サイクルの各半分内で与え、それは元のタイミングでは
可能でなかったものである。
メモリアドレスとユーザーデータ双方の多重型（ｍｕｌ
ｔｉｐｌｅｘ ｖｅｒｓｉｏｎ ）での伝達は多数ポー
トを有する要求を減少する。さらに、メタリンク社（Ｍ
ｅｔａｌｉｎｋ Ｃｏｒｐｏｒａｔｉｏｎ）の米国特許
第４，８０９，１６７ 号は、特定の８ビット幅ポート
が命令コード（ｏｐｃｏｄｅ）、プログラムカウンタバ
イト、およびユーザーデータ項目を続いて転送するとい
う一般原理の拡張を開示している。そのようなエミュレ
ーションデバイスは特にインテルの８０５１単一チップ
マイクロコンピュータあるいはマイクロコントローラを
参照して記載されている。結合が外されていないエミュ
レーティングマイクロコントローラの使用は結合が外さ
れていない型のエミュレーションとテストのみの使用の
展開の必要性を自然に軽減している。初期の標準組織で
は、８０５１はプログラム命令コードとプログラムカウ
ンタ低バイトアドレス（ｐｒｏｇｒａｍ ｃｏｕｎｔｅ
ｒ ｌｏｗ ｂｙｔｅ ａｄｄｒｅｓｓ）の間でポート
Ｐ０を分割（ｓｈａｒｅ ）し、一方、ポートＰ２はプ
ログラムカウンタ高バイトアドレス（ｐｒｏｇｒａｍ
ｃｏｕｎｔｅｒ ｈｉｇｈ ｂｙｔｅ ａｄｄｒｅｓｓ
）を出力する。プログラムアドレスの出力の循環はマ
シンサイクル毎に２回である。参照されたメタリンク（
Ｍｅｔａｌｉｎｋ）の「フック（ｈｏｏｋｓ ）」改良
は、プログラム命令コードの多重化、プログラムカウン
タアドレスデータ、およびポートデータを別々にマシン
サイクルの各半分内で与え、それは元のタイミングでは
可能でなかったものである。
【０００３】本発明の発明者は、参考資料によるエミュ
レーションが精度が不十分および／または信頼性が不十
分であったことを経験した。というのは、特に殆どすべ
ての外部タイミングがアドレスラッチエネーブル信号（
ａｄｄｒｅｓｓｌａｔｃｈ ｅｎａｂｌｅｓｉｇｎａｌ
）および／またはプログラムメモリエネーブル信号（ｐ
ｒｏｇｒａｍ ｓｔｏｒｅｅｎａｂｌｅ ｓｉｇｎａｌ
）のいずれか１つからマイクロコントローラに外部的
に再構成すべきであり、かつある種の派生（ｄｅｒｉｖ
ａｔｉｖｅ）マイクロコントローラでは、たとえ外部水
晶クロックからであっても、任意のこれらのエネーブル
信号を出力する要素（ｐｒｏｖｉｓｉｏｎ ）が無かっ
たからである。そのような再構成は温度起源時間スキュ
ー（ｔｅｍｐｅｒａｔｕｒｅ−ｃａｕｓｅｄ ｔｉｍｅ
ｓｋｅｗ）と他の変形（ｄｅｆｏｒｍｉｔｙ ）を受
ける非適合ゲート遅延（ｎｏｎ−ｃｏｎｆｏｒｍｉｎｇ
ｇａｔｅ ｄｅｌａｙ）を常に被っている。困惑の別
の原因は、マイクロコントローラの外部で、２つの非動
作モード間で弁別が分からず、アイドルとリセットの間
でそれを知ることである。その上、参照された８０５１
マイクロコントローラはまたパワーダウンモードも有し
、そこでは処理能力はエネルギ保存の理由からダウンさ
れている。
レーションが精度が不十分および／または信頼性が不十
分であったことを経験した。というのは、特に殆どすべ
ての外部タイミングがアドレスラッチエネーブル信号（
ａｄｄｒｅｓｓｌａｔｃｈ ｅｎａｂｌｅｓｉｇｎａｌ
）および／またはプログラムメモリエネーブル信号（ｐ
ｒｏｇｒａｍ ｓｔｏｒｅｅｎａｂｌｅ ｓｉｇｎａｌ
）のいずれか１つからマイクロコントローラに外部的
に再構成すべきであり、かつある種の派生（ｄｅｒｉｖ
ａｔｉｖｅ）マイクロコントローラでは、たとえ外部水
晶クロックからであっても、任意のこれらのエネーブル
信号を出力する要素（ｐｒｏｖｉｓｉｏｎ ）が無かっ
たからである。そのような再構成は温度起源時間スキュ
ー（ｔｅｍｐｅｒａｔｕｒｅ−ｃａｕｓｅｄ ｔｉｍｅ
ｓｋｅｗ）と他の変形（ｄｅｆｏｒｍｉｔｙ ）を受
ける非適合ゲート遅延（ｎｏｎ−ｃｏｎｆｏｒｍｉｎｇ
ｇａｔｅ ｄｅｌａｙ）を常に被っている。困惑の別
の原因は、マイクロコントローラの外部で、２つの非動
作モード間で弁別が分からず、アイドルとリセットの間
でそれを知ることである。その上、参照された８０５１
マイクロコントローラはまたパワーダウンモードも有し
、そこでは処理能力はエネルギ保存の理由からダウンさ
れている。
【０００４】
【発明の開示】本発明の１つの目的は、マイクロコント
ローラ信号が出力に対して、種々の内部、静止（ｓｔａ
ｔｉｃ）あるいは循環状態（ｒｅｃｕｒｒｅｎｔ ｓｉ
ｔｕａｔｉｏｎ ）を実効的に有し、マイクロコントロ
ーラと外部エミュレーション回路との間でさらに正確な
同期を許容するような手段を備えることである。特に、
そのような改良はまた現在あるいは将来の実現にもっと
高い最大クロック周波数を許容しよう。それ故、その目
的の１つは、本発明が、内部発振器制御の下で上記の任
意のマシンサイクルの各開始時点をまたぐ（ｓｔｒａｄ
ｄｌｌｉｎｇ ）第１評価信号パルス（ｆｉｒｓｔ−ｖ
ａｌｕｅｄｓｉｇｎａｌ ｐｕｌｓｅ）（Ｓ１ＥＳ）を
マイクロコントローラの非休止モード（ｎｏｎ−ｓｌｅ
ｅｐ ｍｏｄｅ）で出力する第１ピン手段と、内部発振
器制御の下で一方では休止モード（ｓｌｅｅｐ ｍｏｄ
ｅ）の間で非活性である上記の複数の各状態で循環活性
信号（ｒｅｃｕｒｒｅｎｔ ａｃｔｉｖｅ ｓｉｇｎａ
ｌ ）（ＰＨ１Ｓ）を出力する第２ピン手段とを具える
マイクロコントローラを与えることである。もちろん、
マイクロコントローラは電子発振器のような内部手段に
より、あるいは水晶発振器のような外部手段により同期
される。双方の場合に、同期は内部的に利用可能なクロ
ックパルス列で具体化され、ここでそれは簡単のために
「内部発振器（ｉｎｔｅｒｎａｌ ｏｓｃｉｌｌａｔｏ
ｒ ）」として参照される。さて、マイクロコントロー
ラのクロックサイクルの内部状態の直接外部信号送出（
ｄｉｒｅｃｔ ｅｘｔｅｒｎａｌ ｓｉｇｎａｌｉｚａ
ｔｉｏｎ ）は、正常動作と機能不全（ｍａｌｆｕｎｃ
ｔｉｏｎ ）を良く弁別する外部エミュレーション回路
への密結合を許容する。
ローラ信号が出力に対して、種々の内部、静止（ｓｔａ
ｔｉｃ）あるいは循環状態（ｒｅｃｕｒｒｅｎｔ ｓｉ
ｔｕａｔｉｏｎ ）を実効的に有し、マイクロコントロ
ーラと外部エミュレーション回路との間でさらに正確な
同期を許容するような手段を備えることである。特に、
そのような改良はまた現在あるいは将来の実現にもっと
高い最大クロック周波数を許容しよう。それ故、その目
的の１つは、本発明が、内部発振器制御の下で上記の任
意のマシンサイクルの各開始時点をまたぐ（ｓｔｒａｄ
ｄｌｌｉｎｇ ）第１評価信号パルス（ｆｉｒｓｔ−ｖ
ａｌｕｅｄｓｉｇｎａｌ ｐｕｌｓｅ）（Ｓ１ＥＳ）を
マイクロコントローラの非休止モード（ｎｏｎ−ｓｌｅ
ｅｐ ｍｏｄｅ）で出力する第１ピン手段と、内部発振
器制御の下で一方では休止モード（ｓｌｅｅｐ ｍｏｄ
ｅ）の間で非活性である上記の複数の各状態で循環活性
信号（ｒｅｃｕｒｒｅｎｔ ａｃｔｉｖｅ ｓｉｇｎａ
ｌ ）（ＰＨ１Ｓ）を出力する第２ピン手段とを具える
マイクロコントローラを与えることである。もちろん、
マイクロコントローラは電子発振器のような内部手段に
より、あるいは水晶発振器のような外部手段により同期
される。双方の場合に、同期は内部的に利用可能なクロ
ックパルス列で具体化され、ここでそれは簡単のために
「内部発振器（ｉｎｔｅｒｎａｌ ｏｓｃｉｌｌａｔｏ
ｒ ）」として参照される。さて、マイクロコントロー
ラのクロックサイクルの内部状態の直接外部信号送出（
ｄｉｒｅｃｔ ｅｘｔｅｒｎａｌ ｓｉｇｎａｌｉｚａ
ｔｉｏｎ ）は、正常動作と機能不全（ｍａｌｆｕｎｃ
ｔｉｏｎ ）を良く弁別する外部エミュレーション回路
への密結合を許容する。
【０００５】上記の活性高信号パルス（ａｃｔｉｖｅ
ｈｉｇｈ ｓｉｇｎａｌ ｐｕｌｓｅ）が上記の１つの
状態にほぼ等しい継続期間を有し、ここで上記の循環信
号が上記の１つの状態の周期を有し、かつ非活性である
上記の状態がパワーダウン高（ｐｏｗｅｒ ｄｏｗｎ
ｈｉｇｈ ）であることが有利である。これは容易な外
部組織を与える。さらに、内部クロックパルス縁部から
これらの外部信号を導出することは、縁部でトリガされ
たフリップフロップ（ｅｄｇｅ−ｔｒｉｇｇｅｒｅｄ
ｆｌｉｐ−ｆｌｏｐ）と若干のゲートのみによって直接
的に行われる。 一般に、アイドルモードでは、内部信号はその標準循環
パターン（ｓｔａｎｄａｒｄ ｒｅｃｕｒｒｅｎｃｙ
ｐａｔｔｅｒｎ ）を有している。
ｈｉｇｈ ｓｉｇｎａｌ ｐｕｌｓｅ）が上記の１つの
状態にほぼ等しい継続期間を有し、ここで上記の循環信
号が上記の１つの状態の周期を有し、かつ非活性である
上記の状態がパワーダウン高（ｐｏｗｅｒ ｄｏｗｎ
ｈｉｇｈ ）であることが有利である。これは容易な外
部組織を与える。さらに、内部クロックパルス縁部から
これらの外部信号を導出することは、縁部でトリガされ
たフリップフロップ（ｅｄｇｅ−ｔｒｉｇｇｅｒｅｄ
ｆｌｉｐ−ｆｌｏｐ）と若干のゲートのみによって直接
的に行われる。 一般に、アイドルモードでは、内部信号はその標準循環
パターン（ｓｔａｎｄａｒｄ ｒｅｃｕｒｒｅｎｃｙ
ｐａｔｔｅｒｎ ）を有している。
【０００６】関連する目的の実現に従って、本発明は、
任意のパワーダウンモード、アイドルモードおよびリセ
ットモードに対する活性モードの弁別において、上記の
マシンサイクル（Ｓ４Ｅ）の少なくとも１つの状態間隔
の間に、次に続くマシンサイクルが次のマシン命令の第
１マシンサイクルであるかどうかを選択的に指示する第
１指示器信号（ｉｎｄｉｃａｔｏｒ ｓｉｇｎａｌ）（
Ｃ１）を知るために多重化されたエミュレーション制御
信号を出力する第３手段を具えるマイクロコントローラ
を備えている。一方では初期の解決が単一マシンサイク
ル内ではっきりした同期（ｃｌｅａｒ−ｃｕｔ ｓｙｎ
ｃｈｒｏｎｉｚａｔｉｏｎ ）を許容していたが、後者
の要素は相互マシンサイクルパイプラインレベル（ｉｎ
ｔｅｒ−ｍａｃｈｉｎｅ ｃｙｃｌｅ ｐｉｐｅｌｉｎ
ｉｎｇｌｅｖｅｌ）での同期を許容している。このこと
は現在マイクロコントローラがどんな種類の動作である
か、かつどんな種類の動作が次に生起するかを期待すべ
きか外部評価機構（ｅｘｔｅｒｎａｌｅｖａｌｕａｔｉ
ｏｎ ｍｅｃｈａｎｉｓｍ）が良く知ることを許容する
。命令の種々の実行部分がフェッチされ、解釈され、メ
モリをアクセスし、出力を評価し、かつ条件付き動作が
実行されなければならないかあるいはそうしてはならな
いかどうかを決定する。またこの場合には、改良された
同期がより良いタイミング関係を許容し、かつ場合によ
れば、達成可能な高いクロック周波数を許容する。
任意のパワーダウンモード、アイドルモードおよびリセ
ットモードに対する活性モードの弁別において、上記の
マシンサイクル（Ｓ４Ｅ）の少なくとも１つの状態間隔
の間に、次に続くマシンサイクルが次のマシン命令の第
１マシンサイクルであるかどうかを選択的に指示する第
１指示器信号（ｉｎｄｉｃａｔｏｒ ｓｉｇｎａｌ）（
Ｃ１）を知るために多重化されたエミュレーション制御
信号を出力する第３手段を具えるマイクロコントローラ
を備えている。一方では初期の解決が単一マシンサイク
ル内ではっきりした同期（ｃｌｅａｒ−ｃｕｔ ｓｙｎ
ｃｈｒｏｎｉｚａｔｉｏｎ ）を許容していたが、後者
の要素は相互マシンサイクルパイプラインレベル（ｉｎ
ｔｅｒ−ｍａｃｈｉｎｅ ｃｙｃｌｅ ｐｉｐｅｌｉｎ
ｉｎｇｌｅｖｅｌ）での同期を許容している。このこと
は現在マイクロコントローラがどんな種類の動作である
か、かつどんな種類の動作が次に生起するかを期待すべ
きか外部評価機構（ｅｘｔｅｒｎａｌｅｖａｌｕａｔｉ
ｏｎ ｍｅｃｈａｎｉｓｍ）が良く知ることを許容する
。命令の種々の実行部分がフェッチされ、解釈され、メ
モリをアクセスし、出力を評価し、かつ条件付き動作が
実行されなければならないかあるいはそうしてはならな
いかどうかを決定する。またこの場合には、改良された
同期がより良いタイミング関係を許容し、かつ場合によ
れば、達成可能な高いクロック周波数を許容する。
【０００７】そのような第３ピン手段を与えると、他の
種々の指示器信号は中断要求の任意のあるいはすべての
現在の実行のための信号送出、今後到来する外部プログ
ラミングメモリアクセス、「移動外部命令（ｍｏｖｅ
ｅｘｔｅｒｎａｌ ｉｎｓｔｒｕｃｔｉｏｎ ）」の間
の外部データメモリアクセス、あるいは外部データメモ
リ書き込みアクセスとして第３ピン手段の使用を許容す
る。すべてのこれらの信号は必要なら単一のピンにわた
って多重化できる。
種々の指示器信号は中断要求の任意のあるいはすべての
現在の実行のための信号送出、今後到来する外部プログ
ラミングメモリアクセス、「移動外部命令（ｍｏｖｅ
ｅｘｔｅｒｎａｌ ｉｎｓｔｒｕｃｔｉｏｎ ）」の間
の外部データメモリアクセス、あるいは外部データメモ
リ書き込みアクセスとして第３ピン手段の使用を許容す
る。すべてのこれらの信号は必要なら単一のピンにわた
って多重化できる。
【０００８】なおさらに関連した目的の解決法によると
、本発明は上記のエミュレーションデバイスを与え、こ
こで上記のマイクロコントローラは、上記の第４ピン手
段の第２状態から区別されているように、マイクロコン
トローラが任意のアイドルモード、パワーダウンモード
、リセットモードのいずれかであるかどうかをその第１
状態が指示する静止バイナリ信号（ｓｔａｔｉｃ ｂｉ
ｎａｒｙｓｉｇｎａｌ）を出力する第４ピン手段を具え
ている。そのような信号送出は実効的に無限に拡張でき
る長い時間スケールで同期機構に効率的に煮詰められて
いる。
、本発明は上記のエミュレーションデバイスを与え、こ
こで上記のマイクロコントローラは、上記の第４ピン手
段の第２状態から区別されているように、マイクロコン
トローラが任意のアイドルモード、パワーダウンモード
、リセットモードのいずれかであるかどうかをその第１
状態が指示する静止バイナリ信号（ｓｔａｔｉｃ ｂｉ
ｎａｒｙｓｉｇｎａｌ）を出力する第４ピン手段を具え
ている。そのような信号送出は実効的に無限に拡張でき
る長い時間スケールで同期機構に効率的に煮詰められて
いる。
【０００９】本発明はまた上述のエミュレーションデバ
イスに使用する結合が外されていないマイクロコントロ
ーラにも関連し、かつ上述の有利な特徴の選ばれた１つ
あるいはそのすべてを具えている。そのような特徴によ
り実現された付加的利点はさらに従属クレームに述べら
れている。
イスに使用する結合が外されていないマイクロコントロ
ーラにも関連し、かつ上述の有利な特徴の選ばれた１つ
あるいはそのすべてを具えている。そのような特徴によ
り実現された付加的利点はさらに従属クレームに述べら
れている。
【００１０】図面を参照し、実例により本発明を詳細に
説明する。
説明する。
【００１１】
【従前の実施例】図１はいわゆるマイクロコントローラ
プローブの一般化された線図である。ブロック２０はエ
ミュレーションプロセスの目的である目標システム（ｔ
ａｒｇｅｔｓｙｓｔｅｍ）を表し、それは応用プログラ
ムあるいはユーザープログラムに備えられた問題のマイ
クロコントローラの標準コピーを組み込むよう設計され
、かつそのシステムは応用プログラムと協働しておよび
／または応用プログラムの制御の下で、意図されたユー
ザー機能を遂行するハードウエアをさらに具えている。 エミュレーションはハードウエアと協働して上記のプロ
グラムの正しい動作機能をチェックする。実例として、
目標システムはある種の知能的ユーザー機能を備える電
話機ハンドセットであってよい。本発明が目標システム
それ自身の改良に向けられない限り、それ以上の説明は
簡単のために与えられない。
プローブの一般化された線図である。ブロック２０はエ
ミュレーションプロセスの目的である目標システム（ｔ
ａｒｇｅｔｓｙｓｔｅｍ）を表し、それは応用プログラ
ムあるいはユーザープログラムに備えられた問題のマイ
クロコントローラの標準コピーを組み込むよう設計され
、かつそのシステムは応用プログラムと協働しておよび
／または応用プログラムの制御の下で、意図されたユー
ザー機能を遂行するハードウエアをさらに具えている。 エミュレーションはハードウエアと協働して上記のプロ
グラムの正しい動作機能をチェックする。実例として、
目標システムはある種の知能的ユーザー機能を備える電
話機ハンドセットであってよい。本発明が目標システム
それ自身の改良に向けられない限り、それ以上の説明は
簡単のために与えられない。
【００１２】次に、ブロック２２， ３０， ３２は通
常「エミュレータプローブ」と呼ばれたサブシステムで
あり、かつそれはエミュレーションプロセスの種々の協
働デバイス（ｐａｒｔｎｅｒ ｄｅｖｉｃｅ）をインタ
ーフェースしている。まずブロック２２はマイクロコン
トローラが使用すべき目標システムの内部接続にアクセ
スを備える再構成ブロック（ｒｅｃｏｎｓｔｒｕｃｔｉ
ｏｎ ｂｌｏｃｋ）である。エミュレーションの間に、
特に適応された８０５１マイクロコントローラ（あるい
はその派生物［ｄｅｒｉｖａｔｉｖｅ］あるいは適当な
コントローラ）はブロック４０で与えられた位置にあり
、それは正規の使用の間に目標システムの一部分を形成
しなければならないが、しかしエミュレーションの間に
そこには存在しない対応マイクロコントローラの代わり
に応用プログラムを実行する。マイクロコントローラ４
０の位置決めは標準タイプのマイクロコントローラソケ
ットによっている（図５に注意）。さて、特に、ブロッ
ク２２はサブブロック２４， ２６のポートＰ０，Ｐ２
をそれぞれ再構成する。この再構成はいずれかの方向で
の信号転送に関して、マイクロコントローラ４０の動作
が妨害されないままであるようになっている。
常「エミュレータプローブ」と呼ばれたサブシステムで
あり、かつそれはエミュレーションプロセスの種々の協
働デバイス（ｐａｒｔｎｅｒ ｄｅｖｉｃｅ）をインタ
ーフェースしている。まずブロック２２はマイクロコン
トローラが使用すべき目標システムの内部接続にアクセ
スを備える再構成ブロック（ｒｅｃｏｎｓｔｒｕｃｔｉ
ｏｎ ｂｌｏｃｋ）である。エミュレーションの間に、
特に適応された８０５１マイクロコントローラ（あるい
はその派生物［ｄｅｒｉｖａｔｉｖｅ］あるいは適当な
コントローラ）はブロック４０で与えられた位置にあり
、それは正規の使用の間に目標システムの一部分を形成
しなければならないが、しかしエミュレーションの間に
そこには存在しない対応マイクロコントローラの代わり
に応用プログラムを実行する。マイクロコントローラ４
０の位置決めは標準タイプのマイクロコントローラソケ
ットによっている（図５に注意）。さて、特に、ブロッ
ク２２はサブブロック２４， ２６のポートＰ０，Ｐ２
をそれぞれ再構成する。この再構成はいずれかの方向で
の信号転送に関して、マイクロコントローラ４０の動作
が妨害されないままであるようになっている。
【００１３】同様な態様で、エミュレーションブロック
３２はフィリップス社のＰＭ４７２６／１０，ＰＭ４７
２６／３０ あるいはＯＭ４１２０のような通常の構築
の独立デバイス（ｓｔａｎｄ ａｌｏｎｅｄｅｖｉｃｅ
）である標準ＳＤＳ ブロック３８にインターフェース
し、かつ示されたように（３４， ３６それぞれの）ポ
ートＰ０，Ｐ２の各々に対するブロック３８に、バッフ
ァされた出力を有している。簡単のために、ブロック３
８はこれ以上詳細に示さない。エミュレーションブロッ
ク３２はＳＤＳ デバイス３８がエミュレーションメモ
リをアドレスし、かつエミュレーションマイクロコント
ローラ４０をトレースするのに必要である情報を選択す
る。それはエミュレートされたプログラムの命令をマイ
クロコントローラ４０に送り、かつエミュレーション中
止ルーチンを挿入する。 マイクロコントローラ４０のマシンサイクルより高いレ
ベルでは、エミュレーションは標準技術であり、それは
簡単のためにこれ以上詳細に示さない。
３２はフィリップス社のＰＭ４７２６／１０，ＰＭ４７
２６／３０ あるいはＯＭ４１２０のような通常の構築
の独立デバイス（ｓｔａｎｄ ａｌｏｎｅｄｅｖｉｃｅ
）である標準ＳＤＳ ブロック３８にインターフェース
し、かつ示されたように（３４， ３６それぞれの）ポ
ートＰ０，Ｐ２の各々に対するブロック３８に、バッフ
ァされた出力を有している。簡単のために、ブロック３
８はこれ以上詳細に示さない。エミュレーションブロッ
ク３２はＳＤＳ デバイス３８がエミュレーションメモ
リをアドレスし、かつエミュレーションマイクロコント
ローラ４０をトレースするのに必要である情報を選択す
る。それはエミュレートされたプログラムの命令をマイ
クロコントローラ４０に送り、かつエミュレーション中
止ルーチンを挿入する。 マイクロコントローラ４０のマシンサイクルより高いレ
ベルでは、エミュレーションは標準技術であり、それは
簡単のためにこれ以上詳細に示さない。
【００１４】制御ブロック３０は再構成ブロック２２、
エミュレーションブロック３２、エミュレーションマイ
クロコントローラ４０、目標システム２０およびＳＤＳ
ブロック３８にインターフェースする。それは制御信
号で必要な調整を処理し、また種々のブロックのエネー
ブル信号を処理する。さらに、リセット動作の後で、そ
れはマイクロコントローラ４０をマイクロプロセッサモ
ードに設定する。上記において、示された相互接続はワ
イヤバイワイヤに基づいて（ｗｉｒｅ ｂｙ ｗｉｒｅ
ｂａｓｉｓ）行われておらず、象徴的にのみ示されて
いる。さらに、上記の設定は引例のエミュレーションシ
ステムにほぼ同等なブロックレベルで行われる。
エミュレーションブロック３２、エミュレーションマイ
クロコントローラ４０、目標システム２０およびＳＤＳ
ブロック３８にインターフェースする。それは制御信
号で必要な調整を処理し、また種々のブロックのエネー
ブル信号を処理する。さらに、リセット動作の後で、そ
れはマイクロコントローラ４０をマイクロプロセッサモ
ードに設定する。上記において、示された相互接続はワ
イヤバイワイヤに基づいて（ｗｉｒｅ ｂｙ ｗｉｒｅ
ｂａｓｉｓ）行われておらず、象徴的にのみ示されて
いる。さらに、上記の設定は引例のエミュレーションシ
ステムにほぼ同等なブロックレベルで行われる。
【００１５】図２は標準８０５１マイクロコントローラ
に関連するタイミング線図である。一番上のトレースは
各マシンサイクルの６つの状態Ｓ１．．．．Ｓ６を示し
、各状態はその第１および第２クロックパルスを持って
いる。クロツクは外部水晶発振器あるいは内部電子発振
器によりマシンサイクルレベルで同期されており、かつ
種々の内部および外部制御信号はそれから導かれている
。しかし、この同期は内部ゲート遅延のために非常に正
確ではない。次のトレースはマシンサイクル毎に２回の
繰り返しを有するアドレスラッチエネーブル（ＡＬＥ：
ａｄｄｒｅｓｓ ｌａｔｃｈ ｅｎａｂｌｅ）信号を示
し、そしてもし外部アドレスの高信号有効性（ｈｉｇｈ
ｓｉｇｎａｌａｖａｉｌａｂｉｌｉｔｙ）があるなら
そうである。次のトレースはプログラムメモリエネーブ
ル信号（ＰＳＥＮ：ｐｒｏｇｒａｍ ｓｔｏｒｅ ｅｎ
ａｂｌｅ ｓｉｇｎａｌ ）を示し、それはもし低エネ
ーブルなら、結合が外されていないことが追加されてい
る外部プログラムメモリからマイクロコントローラの内
部プログラムメモリを読み取る。次のトレースはポート
Ｐ０の使用法を示し、それはプログラムアドレスカウン
タ低バイト（ＰＣＬ：ｐｒｏｇｒａｍ ａｄｄｒｅｓｓ
ｃｏｕｎｔｅｒ ｌｏｗ ｂｙｔｅ）を出力し、かつ同
じ半分のマシンサイクルで外部から与えられた命令情報
項をサンプリングすることを許容する。半分のサイクル
で、双方の情報転送方向が起こり得る。最後のトレース
は各半分のマシンサイクルでプログラムアドレスカウン
タ高バイトの出力を許容するポートＰ２の使用法を示し
ている。このようにして、１６個のビットアドレスが外
部的に利用可能である。ポートＰ０はＰＣＬアウトとデ
ータインの間で多重機能を有している。残りに対して、
ポートＰ０，Ｐ２は不要となる。
に関連するタイミング線図である。一番上のトレースは
各マシンサイクルの６つの状態Ｓ１．．．．Ｓ６を示し
、各状態はその第１および第２クロックパルスを持って
いる。クロツクは外部水晶発振器あるいは内部電子発振
器によりマシンサイクルレベルで同期されており、かつ
種々の内部および外部制御信号はそれから導かれている
。しかし、この同期は内部ゲート遅延のために非常に正
確ではない。次のトレースはマシンサイクル毎に２回の
繰り返しを有するアドレスラッチエネーブル（ＡＬＥ：
ａｄｄｒｅｓｓ ｌａｔｃｈ ｅｎａｂｌｅ）信号を示
し、そしてもし外部アドレスの高信号有効性（ｈｉｇｈ
ｓｉｇｎａｌａｖａｉｌａｂｉｌｉｔｙ）があるなら
そうである。次のトレースはプログラムメモリエネーブ
ル信号（ＰＳＥＮ：ｐｒｏｇｒａｍ ｓｔｏｒｅ ｅｎ
ａｂｌｅ ｓｉｇｎａｌ ）を示し、それはもし低エネ
ーブルなら、結合が外されていないことが追加されてい
る外部プログラムメモリからマイクロコントローラの内
部プログラムメモリを読み取る。次のトレースはポート
Ｐ０の使用法を示し、それはプログラムアドレスカウン
タ低バイト（ＰＣＬ：ｐｒｏｇｒａｍ ａｄｄｒｅｓｓ
ｃｏｕｎｔｅｒ ｌｏｗ ｂｙｔｅ）を出力し、かつ同
じ半分のマシンサイクルで外部から与えられた命令情報
項をサンプリングすることを許容する。半分のサイクル
で、双方の情報転送方向が起こり得る。最後のトレース
は各半分のマシンサイクルでプログラムアドレスカウン
タ高バイトの出力を許容するポートＰ２の使用法を示し
ている。このようにして、１６個のビットアドレスが外
部的に利用可能である。ポートＰ０はＰＣＬアウトとデ
ータインの間で多重機能を有している。残りに対して、
ポートＰ０，Ｐ２は不要となる。
【００１６】図３は引用資料で規定されたいわゆるメタ
リンク（Ｍｅｔａｌｉｎｋ）の「フックス（ｈｏｏｋｓ
）」に関連するタイミング線図を有している。これら
は図２の好ましい拡張を表している。最初のトレースで
は、マシンサイクルは、状態とクロックパルスが図２に
対して不変であることを示している。次のトレースは遅
延されたアドレスラッチエネーブル信号ＤＡＬＥ（：Ｄ
ｅｌａｙｅｄ Ａｄｄｒｅｓｓ Ｌａｔｃｈ Ｅｎａｂ
ｌｅ ｓｉｇｎａｌ）を示し、それは半分の状態だけ遅
延された後縁部を有し、従ってその活性度間隔（高）（
ａｃｔｉｖｉｔｙ ｉｎｔｅｒｖａｌ（ｈｉｇｈ） ）
は、標準状態Ｓ２と、状態Ｓ２に対応するがしかし半分
の状態長だけ前進しているＳ２Ｅの双方をカバーしてい
る。同様に、プログラムメモリエネーブル信号ＤＰＳＥ
Ｎはすべての前進状態Ｓ２Ｅ，Ｓ３Ｅをカバーするため
に半分の状態間隔だけ遅延されたその後縁部を有してい
る。信号ＤＡＬＥとＤＰＳＥＮの結合された制御の下で
、Ｐ０，Ｐ２は信号の全セットの間で多重化され、それ
は：（エミュレーション制御から）Ｐ０が状態Ｓ１Ｅで
は命令コードインを有し、状態Ｓ２Ｅでは内部Ｐ０ラッ
チである８ビットの特殊機能レジスタＳＦＲ（：Ｓｐｅ
ｃｉａｌ Ｆｕｎｃｔｉｏｎ Ｒｅｇｉｓｔｅｒ ）を
出力し、状態Ｓ３ＥではＰＣＬ（Ｐｒｏｇｒａｍ Ｃｏ
ｕｎｔｅｒ Ｌｏｗ ｂｙｔｅ）が出力され、それは図
２に対して半分の状態長だけ前進している。状態Ｓ４Ｅ
は状態Ｓ１Ｅ（ＥはＥａｒｙに対する）に対応し、かつ
マイクロコントローラに命令コードをフィードすること
を許容する。状態Ｓ５ＥはＰ０ポートピンに対して外部
的に再構成されたレジスタ／ラッチされたレジスタに存
在する情報のマイクロコントローラに情報の入力を許容
する。状態Ｓ６Ｅは状態Ｓ３Ｅに対応する。それ故、状
態Ｓ２Ｅ／Ｓ５Ｅにおけるデータの双方向転送はポート
Ｐ０がアクセス可能なままであることを示す図２に追加
される。
リンク（Ｍｅｔａｌｉｎｋ）の「フックス（ｈｏｏｋｓ
）」に関連するタイミング線図を有している。これら
は図２の好ましい拡張を表している。最初のトレースで
は、マシンサイクルは、状態とクロックパルスが図２に
対して不変であることを示している。次のトレースは遅
延されたアドレスラッチエネーブル信号ＤＡＬＥ（：Ｄ
ｅｌａｙｅｄ Ａｄｄｒｅｓｓ Ｌａｔｃｈ Ｅｎａｂ
ｌｅ ｓｉｇｎａｌ）を示し、それは半分の状態だけ遅
延された後縁部を有し、従ってその活性度間隔（高）（
ａｃｔｉｖｉｔｙ ｉｎｔｅｒｖａｌ（ｈｉｇｈ） ）
は、標準状態Ｓ２と、状態Ｓ２に対応するがしかし半分
の状態長だけ前進しているＳ２Ｅの双方をカバーしてい
る。同様に、プログラムメモリエネーブル信号ＤＰＳＥ
Ｎはすべての前進状態Ｓ２Ｅ，Ｓ３Ｅをカバーするため
に半分の状態間隔だけ遅延されたその後縁部を有してい
る。信号ＤＡＬＥとＤＰＳＥＮの結合された制御の下で
、Ｐ０，Ｐ２は信号の全セットの間で多重化され、それ
は：（エミュレーション制御から）Ｐ０が状態Ｓ１Ｅで
は命令コードインを有し、状態Ｓ２Ｅでは内部Ｐ０ラッ
チである８ビットの特殊機能レジスタＳＦＲ（：Ｓｐｅ
ｃｉａｌ Ｆｕｎｃｔｉｏｎ Ｒｅｇｉｓｔｅｒ ）を
出力し、状態Ｓ３ＥではＰＣＬ（Ｐｒｏｇｒａｍ Ｃｏ
ｕｎｔｅｒ Ｌｏｗ ｂｙｔｅ）が出力され、それは図
２に対して半分の状態長だけ前進している。状態Ｓ４Ｅ
は状態Ｓ１Ｅ（ＥはＥａｒｙに対する）に対応し、かつ
マイクロコントローラに命令コードをフィードすること
を許容する。状態Ｓ５ＥはＰ０ポートピンに対して外部
的に再構成されたレジスタ／ラッチされたレジスタに存
在する情報のマイクロコントローラに情報の入力を許容
する。状態Ｓ６Ｅは状態Ｓ３Ｅに対応する。それ故、状
態Ｓ２Ｅ／Ｓ５Ｅにおけるデータの双方向転送はポート
Ｐ０がアクセス可能なままであることを示す図２に追加
される。
【００１７】ポートＰ２に関して、多重機能がまた実現
されている。第１状態Ｓ３Ｅ／Ｓ６ＥはポートＰ０と同
期しているＰＣＨアウトを有している。第２状態Ｓ２Ｅ
／Ｓ５Ｅは状態Ｓ２Ｅで特殊機能レジスタＳＦＲの出力
、および状態Ｓ５Ｅで外部的に再構成されたレジスタか
らの入力を知るために、ポートＰ０に関する機能に対応
している。第３状態Ｓ１Ｅ／Ｓ４ＥはＰＣＨの有効性を
有している。この長い有効性特性はこのバイトの外部的
ラッチングの必要性を軽減する。一般に、１６個のビッ
トアドレスは１６ｋアドレス空間を許容する。
されている。第１状態Ｓ３Ｅ／Ｓ６ＥはポートＰ０と同
期しているＰＣＨアウトを有している。第２状態Ｓ２Ｅ
／Ｓ５Ｅは状態Ｓ２Ｅで特殊機能レジスタＳＦＲの出力
、および状態Ｓ５Ｅで外部的に再構成されたレジスタか
らの入力を知るために、ポートＰ０に関する機能に対応
している。第３状態Ｓ１Ｅ／Ｓ４ＥはＰＣＨの有効性を
有している。この長い有効性特性はこのバイトの外部的
ラッチングの必要性を軽減する。一般に、１６個のビッ
トアドレスは１６ｋアドレス空間を許容する。
【００１８】
【本発明による好ましい実施例】図４は本発明によるマ
シンサイクルのタイミング線図を与え、そして図５は本
発明による結合が外されていないマイクロコントローラ
のピン配列の線図である。後者に関して、４×１１方形
形態で以下の標準ピンが生起している。すなわち８ビッ
トポートＰ０（Ｐ０．０．．．．Ｐ０．７）；８ビット
ポートＰ１（Ｐ１．０．．．．Ｐ１．７）；８ビットポ
ートＰ２（Ｐ２．０．．．．Ｐ２．７）；８ビットポー
トＰ３（Ｐ３．０．．．．Ｐ３．７）；ＶＤＤ；ＲＳＴ
（ｒｅｓｅｔ ）；ＸＴＡＬ１；外部水晶を取り付ける
ＸＴＡＬ２；ＶＳＳ；ＰＳＥＮバー（上バーの付された
ＰＳＥＮをこのように記した）；ＡＬＥ；ＥＡバーであ
る。さらにポートＰ３の種々のピンはＲＸＤ／Ｄａｔａ
，ＴＸＤ／Ｃｌｏｃｋ，ＩＮＴ０，ＩＮＴ１，Ｔ０，Ｔ
１，ＷＲ，ＲＤを知るために各通信制御信号の通信に対
してすべて二重にされている。これらの標準ピンについ
ての一層の情報は市販文書を参照されたい。同様なパッ
ケージングは４０ピンＤＩＬのようなものであるが、し
かしそれは本発明により使用される４個の不使用ピンｎ
． ｃ． を有していない。しかし４４ピンＤＩＬへの
拡張はまったく容易である。特に、以下のエミュレーシ
ョン制御信号は参照資料によるメタリンク（Ｍａｔａｌ
ｉｎｋ）のフックスを使用するのに適当であり、従って
標準８０５１アーキテクチャーへの初期の拡張が使用さ
れたままである。代案として、以下のすべてのあるいは
一部分の要素は他の種々のエミュレート可能なマイクロ
コントローラアーキテクチャーと組み合わせて使用でき
よう。さて、特定のエミュレーション制御あるいは信号
送出要素は以下の通りである。
シンサイクルのタイミング線図を与え、そして図５は本
発明による結合が外されていないマイクロコントローラ
のピン配列の線図である。後者に関して、４×１１方形
形態で以下の標準ピンが生起している。すなわち８ビッ
トポートＰ０（Ｐ０．０．．．．Ｐ０．７）；８ビット
ポートＰ１（Ｐ１．０．．．．Ｐ１．７）；８ビットポ
ートＰ２（Ｐ２．０．．．．Ｐ２．７）；８ビットポー
トＰ３（Ｐ３．０．．．．Ｐ３．７）；ＶＤＤ；ＲＳＴ
（ｒｅｓｅｔ ）；ＸＴＡＬ１；外部水晶を取り付ける
ＸＴＡＬ２；ＶＳＳ；ＰＳＥＮバー（上バーの付された
ＰＳＥＮをこのように記した）；ＡＬＥ；ＥＡバーであ
る。さらにポートＰ３の種々のピンはＲＸＤ／Ｄａｔａ
，ＴＸＤ／Ｃｌｏｃｋ，ＩＮＴ０，ＩＮＴ１，Ｔ０，Ｔ
１，ＷＲ，ＲＤを知るために各通信制御信号の通信に対
してすべて二重にされている。これらの標準ピンについ
ての一層の情報は市販文書を参照されたい。同様なパッ
ケージングは４０ピンＤＩＬのようなものであるが、し
かしそれは本発明により使用される４個の不使用ピンｎ
． ｃ． を有していない。しかし４４ピンＤＩＬへの
拡張はまったく容易である。特に、以下のエミュレーシ
ョン制御信号は参照資料によるメタリンク（Ｍａｔａｌ
ｉｎｋ）のフックスを使用するのに適当であり、従って
標準８０５１アーキテクチャーへの初期の拡張が使用さ
れたままである。代案として、以下のすべてのあるいは
一部分の要素は他の種々のエミュレート可能なマイクロ
コントローラアーキテクチャーと組み合わせて使用でき
よう。さて、特定のエミュレーション制御あるいは信号
送出要素は以下の通りである。
【００１９】（１）Ｓ１ＥＳ、このピンはマシン状態Ｓ
２ＥからＳ６Ｅの間で活性低（ａｃｔｉｖｅｌｏｗ ）
であり、かつマシン状態Ｓ１の始まりで標準マシンサイ
クルの開始をまたぐマシン状態Ｓ１Ｅの間ではそれは高
であり、それはマイクロコントローラの内部発振器が自
己同期されるかあるいは外部水晶により同期されるかの
いずれかである限りそうであり、さもなければこのピン
は連続して高である。活性間隔（ａｃｔｉｖｅ ｉｎｔ
ｅｒｖａｌ ）はマシンサイクル状態Ｓ２ＥからＳ６Ｅ
の間で、休止モードを信号送出するようになっている。 パワーダウンである休止モードと、非休止モードとの間
の切り替えは、１２個の発振器周期あるいはクロックパ
ルスにより互いに間隔をあけられた時点（状態Ｓ１Ｅで
著しい）で生起する。高であるＳ１ＥＳの相対的に短い
間隔は良好な同期を許容する。 パワーダウンモードの間で同期が決定的でないようなこ
とは何も起こらない。
２ＥからＳ６Ｅの間で活性低（ａｃｔｉｖｅｌｏｗ ）
であり、かつマシン状態Ｓ１の始まりで標準マシンサイ
クルの開始をまたぐマシン状態Ｓ１Ｅの間ではそれは高
であり、それはマイクロコントローラの内部発振器が自
己同期されるかあるいは外部水晶により同期されるかの
いずれかである限りそうであり、さもなければこのピン
は連続して高である。活性間隔（ａｃｔｉｖｅ ｉｎｔ
ｅｒｖａｌ ）はマシンサイクル状態Ｓ２ＥからＳ６Ｅ
の間で、休止モードを信号送出するようになっている。 パワーダウンである休止モードと、非休止モードとの間
の切り替えは、１２個の発振器周期あるいはクロックパ
ルスにより互いに間隔をあけられた時点（状態Ｓ１Ｅで
著しい）で生起する。高であるＳ１ＥＳの相対的に短い
間隔は良好な同期を許容する。 パワーダウンモードの間で同期が決定的でないようなこ
とは何も起こらない。
【００２０】（２）ＰＨ１Ｓ、このピンは休止モードに
信号送出する。示されたように、それは発振器が動作し
ている限り、すべてのマシン状態のすべてのＰ２クロッ
クパルス期間の間で活性低である。発振器が動作してい
ない場合にそれは連続して高であり、かつ任意のマシン
状態のすべてのＰ１クロックパルス期間の間でそれはと
にかく高である。パワーダウンあるいは休止モードでの
み内部発振器が停止されることに注意されたい。さもな
ければ、発振器は標準速度で動作を維持する。
信号送出する。示されたように、それは発振器が動作し
ている限り、すべてのマシン状態のすべてのＰ２クロッ
クパルス期間の間で活性低である。発振器が動作してい
ない場合にそれは連続して高であり、かつ任意のマシン
状態のすべてのＰ１クロックパルス期間の間でそれはと
にかく高である。パワーダウンあるいは休止モードでの
み内部発振器が停止されることに注意されたい。さもな
ければ、発振器は標準速度で動作を維持する。
【００２１】（３）ＩＤＬＰＤはマイクロコントローラ
がアイドル、パワーダウン、リセットモードのいずれか
である場合に活性高である静止信号（ｓｔａｔｉｃ ｓ
ｉｇｎａｌ ）である。これらの３つのモードの各々で
、標準処理能力は維持されず、それはマイクロコントロ
ーラのある種のサブシステムが内部クロックパルスによ
りサイクリック活性化を受信することからブロックされ
る（例えばこれらのサブシステムが最小パワーしか消費
せねばならない間隔の間に）か、あるいはリセットのよ
うな特定信号により静止状態に保持されているかのいず
れかの理由によっている。それ自身で、これら３つの動
作モードは標準化される。信号ＩＤＬＰＤはマイクロコ
ントローラに対してこれらの種々のモードを内部的に制
御する制御信号の通常のＯＲ論理により生成できる。
がアイドル、パワーダウン、リセットモードのいずれか
である場合に活性高である静止信号（ｓｔａｔｉｃ ｓ
ｉｇｎａｌ ）である。これらの３つのモードの各々で
、標準処理能力は維持されず、それはマイクロコントロ
ーラのある種のサブシステムが内部クロックパルスによ
りサイクリック活性化を受信することからブロックされ
る（例えばこれらのサブシステムが最小パワーしか消費
せねばならない間隔の間に）か、あるいはリセットのよ
うな特定信号により静止状態に保持されているかのいず
れかの理由によっている。それ自身で、これら３つの動
作モードは標準化される。信号ＩＤＬＰＤはマイクロコ
ントローラに対してこれらの種々のモードを内部的に制
御する制御信号の通常のＯＲ論理により生成できる。
【００２２】（４）ＥＭＵＭＰＸ、これは後続する種々
の内部生起（ｉｎｔｅｒｎａｌ ｏｃｃｕｒｅｎｃｅｓ
）あるいは事象（ｅｖｅｎｔ ）を検出するエミュレ
ーション論理により使用された多重化エミュレーション
出力である。これらの生起が一般に特定のマシン状態に
関連する限り、それらは以下に適用される図６の線図に
従って多重化できる。
の内部生起（ｉｎｔｅｒｎａｌ ｏｃｃｕｒｅｎｃｅｓ
）あるいは事象（ｅｖｅｎｔ ）を検出するエミュレ
ーション論理により使用された多重化エミュレーション
出力である。これらの生起が一般に特定のマシン状態に
関連する限り、それらは以下に適用される図６の線図に
従って多重化できる。
【００２３】一般に、３つの主要状態が存在する。これ
らの状態の第１のものにおいて、ＩＤＬＰＤは低であり
、処理が一時的に戻される（ｔｅｍｐｏｒａｒｉｌｙ−
ｈｅｌｄ ｂａｃｋ ）いずれかのモードにマイクロコ
ントローラがないことを信号送出する。さて、これらの
状態において、シーケンスＡは移動外部命令の実行の第
１マシンサイクルの間に生起する。ここで、初期のマシ
ン状態Ｓ１Ｅ．．．．Ｓ６Ｅは以下の信号を有している
。
らの状態の第１のものにおいて、ＩＤＬＰＤは低であり
、処理が一時的に戻される（ｔｅｍｐｏｒａｒｉｌｙ−
ｈｅｌｄ ｂａｃｋ ）いずれかのモードにマイクロコ
ントローラがないことを信号送出する。さて、これらの
状態において、シーケンスＡは移動外部命令の実行の第
１マシンサイクルの間に生起する。ここで、初期のマシ
ン状態Ｓ１Ｅ．．．．Ｓ６Ｅは以下の信号を有している
。
【００２４】状態Ｓ１Ｅの間に、信号ＩＮＴＡＣＫは中
断要求が処理されていることを指示する。これは次のマ
シンサイクルが、標準命令セット（その長コール［ｌｏ
ｎｇｃａｌｌ］は０．．．．６４キロバイトアドレス領
域のアクセスを許容する）からの強制ＬＣＡＬＬ（長コ
ール）の第１のマシンサイクルであることを意味してい
る。もし中断要求が現在処理されないなら、Ｓ１Ｅの間
でこの信号は活性でない。受動信号に対する活性信号の
形は一般に全マシンサイクルの長さを有するパルス（こ
れは２クロツクパルスであるが）である。しかし、もし
都合がよければ、別の信号パターンも採用できる。
断要求が処理されていることを指示する。これは次のマ
シンサイクルが、標準命令セット（その長コール［ｌｏ
ｎｇｃａｌｌ］は０．．．．６４キロバイトアドレス領
域のアクセスを許容する）からの強制ＬＣＡＬＬ（長コ
ール）の第１のマシンサイクルであることを意味してい
る。もし中断要求が現在処理されないなら、Ｓ１Ｅの間
でこの信号は活性でない。受動信号に対する活性信号の
形は一般に全マシンサイクルの長さを有するパルス（こ
れは２クロツクパルスであるが）である。しかし、もし
都合がよければ、別の信号パターンも採用できる。
【００２５】状態Ｓ２Ｅの間に、信号ＰＲＧＥＸＴはや
がて現れる外部（目標）プログラムメモリアクセスが生
起するかどうかを指示する。内部プログラムメモリは１
６ビットアドレスを有している。この内部メモリは外部
プログラムメモリにより同じアドレス範囲まで補充でき
る。
がて現れる外部（目標）プログラムメモリアクセスが生
起するかどうかを指示する。内部プログラムメモリは１
６ビットアドレスを有している。この内部メモリは外部
プログラムメモリにより同じアドレス範囲まで補充でき
る。
【００２６】状態Ｓ３Ｅの間に、このエミュレーション
出力は連続して低である。
出力は連続して低である。
【００２７】状態Ｓ４Ｅの間に、信号Ｃ１は現在のマシ
ンサイクルが命令の最後のサイクルであり、従って次の
サイクルが必要により次のマシン命令の第１サイクルで
あろうことを指示する。
ンサイクルが命令の最後のサイクルであり、従って次の
サイクルが必要により次のマシン命令の第１サイクルで
あろうことを指示する。
【００２８】状態Ｓ５Ｅの間に、信号ＭＯＶＥＸＴは移
動外部命令が２５５ より大きいアドレスで実行され、
それ故、このアドレスが単一アドレスバイト内で適合さ
れないことを指示する。この信号送出もまた外部エミュ
レーションに有用であろう。
動外部命令が２５５ より大きいアドレスで実行され、
それ故、このアドレスが単一アドレスバイト内で適合さ
れないことを指示する。この信号送出もまた外部エミュ
レーションに有用であろう。
【００２９】状態Ｓ６Ｅの間に、信号ＷＲＥＸＴは外部
データメモリへの書き込みアクセスを生起し、かつ２５
５ より大きいデータポインタ値を有するＭＯＶＥＸＴ
命令の生起を指示する。Ｓ５Ｅ，Ｓ６Ｅの間でこれら２
つの信号送出に対して、同じレジスタ（ＤＴＰＲレジス
タ）が適用でき、一方、双方のマシンサイクル状態の間
で、活性信号が存在できる。そこで、いわば、外部デー
タメモリの最初の２５６ 個の位置が内部にマップされ
る。
データメモリへの書き込みアクセスを生起し、かつ２５
５ より大きいデータポインタ値を有するＭＯＶＥＸＴ
命令の生起を指示する。Ｓ５Ｅ，Ｓ６Ｅの間でこれら２
つの信号送出に対して、同じレジスタ（ＤＴＰＲレジス
タ）が適用でき、一方、双方のマシンサイクル状態の間
で、活性信号が存在できる。そこで、いわば、外部デー
タメモリの最初の２５６ 個の位置が内部にマップされ
る。
【００３０】述べられたシーケンスＡで、ケースＭＯＶ
ＥＸＴとＷＲＥＸＴのいずれかが上に説明されたように
生起する。シーケンスＡとは少々異なるシーケンスＢは
、もしケースＭＯＶＥＸＴとＷＲＥＸＴのいずも起こら
ないなら後続する。この差異は状態Ｓ５Ｅ／Ｓ６Ｅの間
でのみ生起する。
ＥＸＴとＷＲＥＸＴのいずれかが上に説明されたように
生起する。シーケンスＡとは少々異なるシーケンスＢは
、もしケースＭＯＶＥＸＴとＷＲＥＸＴのいずも起こら
ないなら後続する。この差異は状態Ｓ５Ｅ／Ｓ６Ｅの間
でのみ生起する。
【００３１】状態Ｓ５Ｅの間で、初期状態Ｓ２Ｅの間と
同様な信号が生起し、それは頻繁なプログラムメモリア
クセスを許容しよう。状態Ｓ６Ｅの間で、エミュレーシ
ョン信号送出は低である。
同様な信号が生起し、それは頻繁なプログラムメモリア
クセスを許容しよう。状態Ｓ６Ｅの間で、エミュレーシ
ョン信号送出は低である。
【００３２】（標準）内部伝ぱん遅延のため、信号ＩＮ
ＴＡＣＫ，ＰＲＧＥＸＴおよびＭＯＶＥＸＴは各クロッ
クパルスＰＨ２の始まった後のある時間でのみマイクロ
コントローラに内部的に利用可能であり、クロックパル
スＰＨ２は標準マシン状態の第２クロックパルスであり
、それ故、「初期」マシン状態の第１クロックパルスは
上記のすべてにわたって使用された。それ故、対応する
初期マシン状態の開始で、多重化されたピンＥＭＵＭＰ
Ｘに無効データが存在しよう。しかし、少なくとも次に
続くクロックパルスＰＨ１の間で情報は有効であろう。
ＴＡＣＫ，ＰＲＧＥＸＴおよびＭＯＶＥＸＴは各クロッ
クパルスＰＨ２の始まった後のある時間でのみマイクロ
コントローラに内部的に利用可能であり、クロックパル
スＰＨ２は標準マシン状態の第２クロックパルスであり
、それ故、「初期」マシン状態の第１クロックパルスは
上記のすべてにわたって使用された。それ故、対応する
初期マシン状態の開始で、多重化されたピンＥＭＵＭＰ
Ｘに無効データが存在しよう。しかし、少なくとも次に
続くクロックパルスＰＨ１の間で情報は有効であろう。
【００３３】図６では、シーケンスＡ，Ｂは活性モード
に関連している。初期の形態に加えて、信号Ｃは第４エ
ミュレーション制御ピンの信号送出を指示している。後
者のピンはアイドルモードとリセットモードの間を弁別
する信号の出力に使用される。パワーダウンモードの存
在が前に開示されたように既に信号送出されること注意
されたい。シーケンスＣによる信号送出はアイドルに対
して連続高信号であり、かつリセットに対して連続低信
号であるか、その逆である。他の信号形状もまた適用可
能である。
に関連している。初期の形態に加えて、信号Ｃは第４エ
ミュレーション制御ピンの信号送出を指示している。後
者のピンはアイドルモードとリセットモードの間を弁別
する信号の出力に使用される。パワーダウンモードの存
在が前に開示されたように既に信号送出されること注意
されたい。シーケンスＣによる信号送出はアイドルに対
して連続高信号であり、かつリセットに対して連続低信
号であるか、その逆である。他の信号形状もまた適用可
能である。
【００３４】さて、図１の設定で述べられた４個のエミ
ュレーション制御ピンは評価デバイス３８に行き、これ
は各状態に基づいて可視表示あるいはハードコピーの形
で人間ユーザーに必要な表示を信号送出する。別のロギ
ングと他の動作が適用できる。エミュレーション技術の
そのような信号処理が一般に既知であるから、ここでは
簡単化のためにさらに詳しい開示を与えない。
ュレーション制御ピンは評価デバイス３８に行き、これ
は各状態に基づいて可視表示あるいはハードコピーの形
で人間ユーザーに必要な表示を信号送出する。別のロギ
ングと他の動作が適用できる。エミュレーション技術の
そのような信号処理が一般に既知であるから、ここでは
簡単化のためにさらに詳しい開示を与えない。
【図１】図１はいわゆるマイクロコントローラプローブ
の一般線図である。
の一般線図である。
【図２】図２は標準８０５１マイクロコントローラに関
連するタイミング線図である。
連するタイミング線図である。
【図３】図３は引用参照資料で特定されたいわゆるメタ
リンクの「フックス」に関連するタイミング線図である
。
リンクの「フックス」に関連するタイミング線図である
。
【図４】図４は本発明に関連するタイミング線図である
。
。
【図５】図５は本発明による結合が外されていないマイ
クロコントローラのピン配列の線図である。
クロコントローラのピン配列の線図である。
【図６】図６はシーケンスＡ，Ｂ，Ｃを示している。
２０ 目標システム
２２ 再構成ブロックあるいはエミュレータプローブ
２４ サブブロック ２６ サブブロック ３０ 制御ブロックあるいはエミュレータプローブ３
２ エミュレーションブロックあるいはエミュレータ
プローブ ３８ ＳＤＳ ブロックあるいは評価デバイス４０
ブロックあるいは（エミュレーション）マイクロコン
トローラ
２４ サブブロック ２６ サブブロック ３０ 制御ブロックあるいはエミュレータプローブ３
２ エミュレーションブロックあるいはエミュレータ
プローブ ３８ ＳＤＳ ブロックあるいは評価デバイス４０
ブロックあるいは（エミュレーション）マイクロコン
トローラ
Claims (16)
- 【請求項１】 標準ポート手段を有する結合が外され
ていない型のマイクロコントローラをエミュレートする
エミュレーションデバイスであって、該デバイスはユー
ザーデータとプログラムメモリアドレスの間で、かつ上
記のプログラムメモリアドレスをラッチする上記のポー
ト手段に接続されたマイクロコントローラレジスタの外
部で、上記のポート手段を多重化するマイクロコントロ
ーラ内多重化手段を具え、ここで上記のマイクロコント
ローラはその各々が少なくとも２つのクロックパルスを
具える複数の状態を具えるマシンサイクルを有し、上記
のマイクロコントローラは内部発振器制御の下で上記の
任意のマシンサイクルの各開始時点をまたぐ第１評価信
号パルス（Ｓ１ＥＳ）をマイクロコントローラの非休止
モードで出力する第１ピン手段と、内部発振器制御の下
で一方では休止モードの間で非活性である上記の複数の
各状態で循環活性信号（ＰＨ１Ｓ）を出力する第２ピン
手段とを具えることを特徴とするエミュレーションデバ
イス。 - 【請求項２】 上記の信号パルスが上記の１つの状態
にほぼ等しい継続期間を有し、ここで上記の循環信号が
実質的に上記の１つの状態の周期を有し、かつ非活性で
ある上記の状態がパワーダウン高である請求項１に記載
のエミュレーションデバイス。 - 【請求項３】 標準ポート手段を有する結合が外され
ていない型のマイクロコントローラをエミュレートする
エミュレーションデバイスであって、該デバイスはユー
ザーデータとプログラムメモリアドレスの間で、かつ上
記のプログラムメモリアドレスをラッチする上記のポー
ト手段に接続されたマイクロコントローラレジスタの外
部で、上記のポート手段を多重化するマイクロコントロ
ーラ内多重化手段を具え、ここで上記のマイクロコント
ローラはその各々が少なくとも２つのクロックパルスを
具える複数の状態を具えるマシンサイクルを有し、上記
のマイクロコントローラは、任意のパワーダウンモード
、アイドルモードおよびリセットモードに対する活性モ
ードの弁別において、上記のマシンサイクル（Ｓ４Ｅ）
の少なくとも１つの状態間隔の間に、次に続くマシンサ
イクルが次のマシン命令の第１マシンサイクルであるか
どうかを選択的に指示する第１指示器信号（Ｃ１）を知
るために、多重化されたエミュレーション制御信号を出
力する第３ピン手段を具えることを特徴とするエミュレ
ーションデバイス。 - 【請求項４】 上記の第３ピン手段が、中断要求が現
在上記のマイクロコントローラにより処理されているか
どうかを指示する第２指示器信号を任意のマシンサイク
ル（Ｓ１Ｅ）の第１状態間隔の間で出力することをさら
に許容する請求項３に記載のエミュレーションデバイス
。 - 【請求項５】 上記の第３ピン手段が、やがて現れる
外部プログラムメモリアクセスを指示する第３指示器信
号（ＰＲＧＥＸＴ）を任意のマシンサイクルの第２間隔
状態（Ｓ２Ｅ）と第５間隔状態（Ｓ５Ｅ）の少なくとも
１つの間で出力することをさらに許容する請求項３ある
いは４に記載のエミュレーションデバイス。 - 【請求項６】 上記の第３ピン手段が、外部データメ
モリアクセス（ＭＯＶＥＸＴ）を指示する第４指示器信
号間隔（Ｓ５Ｅ）を上記のマシンサイクルの上記の第２
の半分の間で、かつ移動外部命令の間の上記の第１指示
器信号の後で出力することをさらに許容する請求項３，
４，５のいずれか１つに記載のエミュレーションデバイ
ス。 - 【請求項７】 上記の第４指示器信号が任意のマシン
サイクルの第５状態間隔の間で生起する請求項６に記載
のエミュレーションデバイス。 - 【請求項８】 上記の第３ピン手段が、外部データメ
モリ書き込みアクセスを指示する第５指示器信号を上記
のマシンサイクルの上記の第２の半分の間で、かつ上記
の第４指示器信号（Ｓ６Ｅ）の後で出力することをさら
に許容する請求項６あるいは７に記載のエミュレーショ
ンデバイス。 - 【請求項９】 標準ポート手段を有する結合が外され
ていない型のマイクロコントローラをエミュレートする
エミュレーションデバイスであって、該デバイスはユー
ザーデータとプログラムメモリアドレスの間で、かつ上
記のプログラムメモリアドレスをラッチする上記のポー
ト手段に接続されたマイクロコントローラレジスタの外
部で、上記のポート手段を多重化するマイクロコントロ
ーラ内多重化手段を具え、ここで上記のマイクロコント
ローラはその各々が少なくとも２つのクロックパルスを
具える複数の状態を具えるマシンサイクルを有し、ここ
で上記のマイクロコントローラは、上記の第４ピン手段
の第２状態から区別されているように、マイクロコント
ローラが任意のアイドルモード、パワーダウンモード、
リセットモードのいずれかであるかどうかをその第１状
態が指示する静止バイナリ信号を出力する第４ピン手段
を具えることを特徴とするエミュレーションデバイス。 - 【請求項１０】 ユーザープログラムをエミュレート
するエミュレーションデバイスで使用する結合が外され
ていないマイクロコントローラであって、上記のマイク
ロコントローラは標準ポート手段、ユーザーデータとプ
ログラムメモリアドレスの間で上記のポート手段を多重
化する多重化手段、および状態毎に２つのクロックパル
スを有する多重状態マシンサイクルを発生するマシンサ
イクル制御手段を有し、かつ上記のマシンサイクル制御
手段の制御の下で、上記の任意の状態の長さとほぼ等し
い継続期間で上記のマシンサイクルの任意の開始時点を
またぐ信号パルスを出力する第１ピン手段を有すること
を特徴とするマイクロコントローラ。 - 【請求項１１】 一方ではパワーダウンモードの間で
不活性である上記の状態の長さに等しい繰り返しで循環
活性高信号を上記の各状態の上記のマシンサイクル制御
手段の制御の下で出力する第２ピン手段を有する請求項
１０に記載のマイクロコントローラ。 - 【請求項１２】 次に続くマシンサイクルが次のマシ
ン命令の第１マシンサイクルであるかどうかを指示する
第１指示器信号を上記のマシンサイクルの少なくとも１
つの状態間隔の間で知るために、他の任意のモードから
弁別する活性モードで、多重化されたエミュレーション
制御信号を出力する第３ピン手段をさらに有する請求項
１０あるいは１１に記載のマイクロコントローラ。 - 【請求項１３】 中断要求がマイクロコントローラに
より現在処理されているかどうかを指示する第２指示器
信号を任意のマシンサイクルの第１状態間隔の間で出力
し、かつ今後現れる外部プログラムメモリアクセスを指
示する第３指示器信号を任意のマシンサイクルの第２お
よび第５状態間隔の少なくとも１つの間で出力すること
を上記の第３ピン手段がさらに許容する請求項１２に記
載のマイクロコントローラ。 - 【請求項１４】 外部データメモリアクセスを指示す
る第４指示器信号を移動外部命令の間の上記の第５状態
の間で上記の第３ピン手段が出力することを代案として
許容する請求項１２あるいは１３に記載のマイクロコン
トローラ。 - 【請求項１５】 外部データメモリ書き込みアクセス
を指示する第５指示器信号を任意のマシンサイクルの第
６状態の間で上記の第３ピン手段が出力することを許容
する請求項１２，１３，１４のいずれか１つに記載のマ
イクロコントローラ。 - 【請求項１６】 任意の指示器信号が上記の開始時点
をまたぐ上記の活性高信号で状態毎に同期される請求項
１２から１５のいずれか１つに記載のマイクロコントロ
ーラ。
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| EP91200079A EP0495254B1 (en) | 1991-01-17 | 1991-01-17 | Emulation device for emulating a non-bond-out microcontroller amd microcontroller for use in such emulation device |
| NL91200079:1 | 1991-01-17 |
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| JP3209776B2 JP3209776B2 (ja) | 2001-09-17 |
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