JPH0430465A - 半導体装置 - Google Patents
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- 239000010410 layer Substances 0.000 claims abstract description 63
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- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000002184 metal Substances 0.000 abstract description 16
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に利用され、特に、半導体基板を覆
う層間絶縁膜上に形成された配線同士をコンタクトホー
ルを介して接続する構成の半導体装置に関する。
う層間絶縁膜上に形成された配線同士をコンタクトホー
ルを介して接続する構成の半導体装置に関する。
本発明は、三層以上の導電層を有し、各導電層に対する
コンタクトホールが設けられた半導体装置において、 最上層の導電層のコンタクトホールが形成された下方に
、電気的に浮遊状態である例えば多結晶シリコン層から
構成された補助的導電層を設けることにより、 金属配線と半導体基板との短絡を防止したものである。
コンタクトホールが設けられた半導体装置において、 最上層の導電層のコンタクトホールが形成された下方に
、電気的に浮遊状態である例えば多結晶シリコン層から
構成された補助的導電層を設けることにより、 金属配線と半導体基板との短絡を防止したものである。
第４図は従来例の要部を示す縦断面図で、スタック容量
型ＤＲＡＭを示す。
型ＤＲＡＭを示す。
第４図において、１はシリコン基板、２はフィ−ルド酸
化膜、３はゲート酸化膜、４はゲート多結晶シリコン層
、５はＭＯＳ）ランジスタのソースまたはドレイン領域
となる不純物拡散層、６および１０は層間絶縁膜、７は
容量蓄積電極、８は容量絶縁膜、９はセルプレート、１
１は金属配線、ならびに１２〜１５はコンタクトホール
である。
化膜、３はゲート酸化膜、４はゲート多結晶シリコン層
、５はＭＯＳ）ランジスタのソースまたはドレイン領域
となる不純物拡散層、６および１０は層間絶縁膜、７は
容量蓄積電極、８は容量絶縁膜、９はセルプレート、１
１は金属配線、ならびに１２〜１５はコンタクトホール
である。
ここで、金属配線１１は、不純物拡散層５と、ゲート多
結晶シリコン層４と、フィールド酸化膜２上にわたって
形成されたセルプレート９とに対して、同時に層間絶縁
膜１０に開孔されたコンタクトホール１２を介して接続
される。
結晶シリコン層４と、フィールド酸化膜２上にわたって
形成されたセルプレート９とに対して、同時に層間絶縁
膜１０に開孔されたコンタクトホール１２を介して接続
される。
このように、複数の導電層間を同時に開孔するようなコ
ンタクトホールを形成する場合、層間絶縁膜の厚い部分
と薄い部分とが混在するために、コンタクトホールのエ
ツチング時間は層間絶縁膜の厚い部分にあわせて決定さ
れる。この場合、層間絶縁膜の膜厚差が極端に異なると
、例えば、金属配線１１とセルプレート９間を接続する
コンタクトホール１２を、金属配線１１と不純物拡散層
５とを接続するコンタクトホール１３および１４ならび
に金属配線１１とゲート多結晶シリコン層４とを接続す
るコンタクトホール１５とを同時にあける場合、コンタ
クトホール１３．１４および１５に比べてコンタクトホ
ール１２の深さが浅いので、セルプレート９は過大な時
間エツチング雰囲気にさらされることにより、セルプレ
ート９自身がエツチングされ、最後には、コンタクトホ
ール１２の部分を拡大した第５図に示すように、コンタ
クトホール１２がフィールド酸化膜２を突き抜けてしま
い、後に金属配線１１を形成した場合、金属配線１１と
シリコン基板１とが電気的に短絡してしまう欠点があっ
た。
ンタクトホールを形成する場合、層間絶縁膜の厚い部分
と薄い部分とが混在するために、コンタクトホールのエ
ツチング時間は層間絶縁膜の厚い部分にあわせて決定さ
れる。この場合、層間絶縁膜の膜厚差が極端に異なると
、例えば、金属配線１１とセルプレート９間を接続する
コンタクトホール１２を、金属配線１１と不純物拡散層
５とを接続するコンタクトホール１３および１４ならび
に金属配線１１とゲート多結晶シリコン層４とを接続す
るコンタクトホール１５とを同時にあける場合、コンタ
クトホール１３．１４および１５に比べてコンタクトホ
ール１２の深さが浅いので、セルプレート９は過大な時
間エツチング雰囲気にさらされることにより、セルプレ
ート９自身がエツチングされ、最後には、コンタクトホ
ール１２の部分を拡大した第５図に示すように、コンタ
クトホール１２がフィールド酸化膜２を突き抜けてしま
い、後に金属配線１１を形成した場合、金属配線１１と
シリコン基板１とが電気的に短絡してしまう欠点があっ
た。
本発明の目的は、前記の欠点を除去することにより、複
数の導電層間に同時にコンタクトホールを形成しても、
金属配線と半導体基板とが短絡することのない半導体装
置を提供することにある。
数の導電層間に同時にコンタクトホールを形成しても、
金属配線と半導体基板とが短絡することのない半導体装
置を提供することにある。
本発明は、半導体基板の一主面に形成された三層以上の
導電層と、前記三層以上の導電層を覆うて形成された層
間絶縁膜と、前記層絶縁膜を貫通してそれぞれ前記導電
層に到達して形成された少なくとも３個のコンタクトホ
ールとを備えた半導体装置において、前記導電層のうち
最上層の導電層のコンタクトホールが形成された下方に
設けられ、電気的に浮遊状態に保持された補助的導電層
を備えたことを特徴とする。
導電層と、前記三層以上の導電層を覆うて形成された層
間絶縁膜と、前記層絶縁膜を貫通してそれぞれ前記導電
層に到達して形成された少なくとも３個のコンタクトホ
ールとを備えた半導体装置において、前記導電層のうち
最上層の導電層のコンタクトホールが形成された下方に
設けられ、電気的に浮遊状態に保持された補助的導電層
を備えたことを特徴とする。
また、本発明は、前記補助的導電層は多結晶シリコン層
から構成とすることができる。
から構成とすることができる。
最上層の導電層の下郎には、例えば多結晶シリコン層か
ら構成され、電気的に浮遊（フローティング）状態に保
持された補助的導電層が設けられているので、コンタク
トホール形成時に、例え当該導電層がエツチングにより
なくなったにしても、補助的導電層に遮られて半導体基
板に達することはない。
ら構成され、電気的に浮遊（フローティング）状態に保
持された補助的導電層が設けられているので、コンタク
トホール形成時に、例え当該導電層がエツチングにより
なくなったにしても、補助的導電層に遮られて半導体基
板に達することはない。
従って、金属配線と半導体基板との短絡を防止すること
が可能となる。しかも、補助的導電層は電気的に浮遊状
態に保持されているので、装置の特性に影響を及ぼすこ
ともない。
が可能となる。しかも、補助的導電層は電気的に浮遊状
態に保持されているので、装置の特性に影響を及ぼすこ
ともない。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一実施例の要部を示す縦断面図で、
スタック容量型ＤＲＡＭを示す。また、第２図（ａ）お
よび（ｂ）は第１図のコンタクトホール１２部分の詳細
を示す平面図およびそのＡ−Ａ’断面図である。
スタック容量型ＤＲＡＭを示す。また、第２図（ａ）お
よび（ｂ）は第１図のコンタクトホール１２部分の詳細
を示す平面図およびそのＡ−Ａ’断面図である。
本第−実施例は、半導体基板としてのシリコン基板１の
一主面上に形成された、三層の導電層としての、不純物
拡散層５、ゲート多結晶シリコン層４およびセルプレー
ト９と、これらを覆うて形成された層間絶縁膜６および
１０と、この層間絶縁膜６および１０または１０を貫通
して、不純物拡散層５およびゲート多結晶シリコン層４
、またはセルプレート９に到達して形成されたコンタク
トホール１３．１４および１５、ならびに１２とを備え
た半導体装置において、 本発明の特徴とするところの、 最上層の導電層であるところのセルプレート９のコンタ
クトホール１２が形成された下方に、層間絶縁膜６と容
量絶縁膜８とで囲んで、電気的に浮遊状態に保持した補
助導電層としての多結晶シリコンからなる容量蓄積電極
７ａを備えている。
一主面上に形成された、三層の導電層としての、不純物
拡散層５、ゲート多結晶シリコン層４およびセルプレー
ト９と、これらを覆うて形成された層間絶縁膜６および
１０と、この層間絶縁膜６および１０または１０を貫通
して、不純物拡散層５およびゲート多結晶シリコン層４
、またはセルプレート９に到達して形成されたコンタク
トホール１３．１４および１５、ならびに１２とを備え
た半導体装置において、 本発明の特徴とするところの、 最上層の導電層であるところのセルプレート９のコンタ
クトホール１２が形成された下方に、層間絶縁膜６と容
量絶縁膜８とで囲んで、電気的に浮遊状態に保持した補
助導電層としての多結晶シリコンからなる容量蓄積電極
７ａを備えている。
なお、第１図において、２はフィールド酸化膜、３はゲ
ート酸化膜、７は多結晶シリコンからなる容量蓄積電極
、および１１は金属配線である。
ート酸化膜、７は多結晶シリコンからなる容量蓄積電極
、および１１は金属配線である。
本第二実施例によれば、第２図（ａ）および（ｂ）に示
すように、例えば１５０ＯＡの多結晶シリコン層で形成
されたセルプレート９が、コンタクトホール１２を形成
する際の過大なエツチングによりエツチングされ、最終
的にコンタクトホール１２がセルプレート９を突き抜け
ても、下層に例えば５０〜２００人の容量絶縁膜８を介
して３０００〜４０００ Ａの多結晶シリコン層で形成
された容量蓄積電極７ａがあるので、コンタクトホール
１２がシリコン基板１まで達することを防ぐことができ
る。
すように、例えば１５０ＯＡの多結晶シリコン層で形成
されたセルプレート９が、コンタクトホール１２を形成
する際の過大なエツチングによりエツチングされ、最終
的にコンタクトホール１２がセルプレート９を突き抜け
ても、下層に例えば５０〜２００人の容量絶縁膜８を介
して３０００〜４０００ Ａの多結晶シリコン層で形成
された容量蓄積電極７ａがあるので、コンタクトホール
１２がシリコン基板１まで達することを防ぐことができ
る。
第３図（ａ）およびら）は本発明第二実施例のコンタク
トホール部分の詳細を示す平面図およびそのＢＢ′断面
図である。
トホール部分の詳細を示す平面図およびそのＢＢ′断面
図である。
本第二実施例は、第一実施例と同様に、本発明の特徴と
するところの、金属配線１１とセルプレート９とを接続
するコンタクトホール１２を開孔する領域のセルプレー
ト９とを接続するコンタクトホール１２を開孔する領域
のセルプレート９の下方に、フィールド酸化膜２と層間
絶縁膜６とで囲んで、電気的に浮遊状態のゲート多結晶
シリコン層４ａを設けたものである。
するところの、金属配線１１とセルプレート９とを接続
するコンタクトホール１２を開孔する領域のセルプレー
ト９とを接続するコンタクトホール１２を開孔する領域
のセルプレート９の下方に、フィールド酸化膜２と層間
絶縁膜６とで囲んで、電気的に浮遊状態のゲート多結晶
シリコン層４ａを設けたものである。
本第二実施例では、セルプレート９とゲート多結晶シリ
コン層４ａとの間に、層間絶縁膜６として例えば２００
０〜５０００ Ａのシリコン酸化膜あるいはＢＰＳＧ膜
を有し、さらに、例えば３０００〜４０００ Ａのゲー
ト多結晶シリコン層４ａを有するために、コンタクト形
成時の過大なエツチングにより金属配線１１とシリコン
基板１が電気的に短絡することを防止できる。
コン層４ａとの間に、層間絶縁膜６として例えば２００
０〜５０００ Ａのシリコン酸化膜あるいはＢＰＳＧ膜
を有し、さらに、例えば３０００〜４０００ Ａのゲー
ト多結晶シリコン層４ａを有するために、コンタクト形
成時の過大なエツチングにより金属配線１１とシリコン
基板１が電気的に短絡することを防止できる。
また、本第二実施例では、セルプレート９とゲート多結
晶シリコン層４ａの間に２０００〜５０００ Ａのシリ
コン酸化膜あるいはＢＰＳＧ膜からなる層間絶縁膜６を
有するので、第一実施例に比べてさらに長い時間の過大
なエツチングに耐えることができる。
晶シリコン層４ａの間に２０００〜５０００ Ａのシリ
コン酸化膜あるいはＢＰＳＧ膜からなる層間絶縁膜６を
有するので、第一実施例に比べてさらに長い時間の過大
なエツチングに耐えることができる。
以上説明したように、本発明は、コンタクトホールを開
孔する部分の最上層の導電層直下に、補助導電層として
、電気的に浮遊状態の例えば多結晶シリコン層を設ける
ことにより、コンタクトホール形成時の過大なエツチン
グにより金属配線とシリコン基板とが電気的に短絡する
ことを防止できる効果がある。
孔する部分の最上層の導電層直下に、補助導電層として
、電気的に浮遊状態の例えば多結晶シリコン層を設ける
ことにより、コンタクトホール形成時の過大なエツチン
グにより金属配線とシリコン基板とが電気的に短絡する
ことを防止できる効果がある。
第１図は本発明の第一実施例の要部を示す縦断面図。
第２図（ａ）はそのコンタクトホール部分の詳細を示す
平面図。 第２図ら）は第２図（ａ）のＡ−Ａ’断面図。 第３図（ａ）は本発明第二実施例のコンタクトホール部
分の詳細を示す平面図。 第３図ら）は第３図（ａ）のＢ−Ｂ’断面図。 第４図は従来例の要部を示す縦断面図。 第５図（ａ）はそのコンタクトホール部分の詳細を示す
平面図。 第５図ら）は第５図（ａ）のｃ−ｃ’断面図。 １・・・シリコン基板、２・・・フィールド酸化膜、３
・・・ゲート酸化膜、４．４ａ・・・ゲート多結晶シリ
コン層、５・・・不純物拡散層、６．１０・・・層間絶
縁膜、７．７ａ・・・容量蓄積電極、８−・・容量絶縁
膜、９・・セルプレート、１１・・・金属配線、１２〜
１５・・・コンタクトホール。
平面図。 第２図ら）は第２図（ａ）のＡ−Ａ’断面図。 第３図（ａ）は本発明第二実施例のコンタクトホール部
分の詳細を示す平面図。 第３図ら）は第３図（ａ）のＢ−Ｂ’断面図。 第４図は従来例の要部を示す縦断面図。 第５図（ａ）はそのコンタクトホール部分の詳細を示す
平面図。 第５図ら）は第５図（ａ）のｃ−ｃ’断面図。 １・・・シリコン基板、２・・・フィールド酸化膜、３
・・・ゲート酸化膜、４．４ａ・・・ゲート多結晶シリ
コン層、５・・・不純物拡散層、６．１０・・・層間絶
縁膜、７．７ａ・・・容量蓄積電極、８−・・容量絶縁
膜、９・・セルプレート、１１・・・金属配線、１２〜
１５・・・コンタクトホール。
Claims (1)
- 【特許請求の範囲】 １、半導体基板の一主面に形成された三層以上の導電層
と、 前記三層以上の導電層を覆うて形成された層間絶縁膜と
、 前記層絶縁膜を貫通してそれぞれ前記導電層に到達して
形成された少なくとも３個のコンタクトホールと を備えた半導体装置において、 前記導電層のうち最上層の導電層のコンタクトホールが
形成された下方に設けられ、電気的に浮遊状態に保持さ
れた補助的導電層 を備えたことを特徴とする半導体装置。 ２、前記補助的導電層は多結晶シリコン層から構成され
た請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2136486A JP3049733B2 (ja) | 1990-05-25 | 1990-05-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2136486A JP3049733B2 (ja) | 1990-05-25 | 1990-05-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0430465A true JPH0430465A (ja) | 1992-02-03 |
| JP3049733B2 JP3049733B2 (ja) | 2000-06-05 |
Family
ID=15176270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2136486A Expired - Fee Related JP3049733B2 (ja) | 1990-05-25 | 1990-05-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3049733B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002237525A (ja) * | 1995-01-31 | 2002-08-23 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JP2005252279A (ja) * | 2005-03-30 | 2005-09-15 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP2008263211A (ja) * | 1995-01-31 | 2008-10-30 | Fujitsu Ltd | 半導体装置 |
| US7649261B2 (en) | 1996-07-18 | 2010-01-19 | Fujitsu Microelectronics Limited | Highly integrated and reliable DRAM and its manufacture |
| JP2010050474A (ja) * | 2009-10-20 | 2010-03-04 | Fujitsu Microelectronics Ltd | 半導体装置とその製造方法 |
| US8404554B2 (en) | 1995-01-31 | 2013-03-26 | Fujitsu Semiconductor Limited | Method of manufacturing semiconductor device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013202097A (ja) * | 2012-03-27 | 2013-10-07 | Barcos Co Ltd | バッグ |
-
1990
- 1990-05-25 JP JP2136486A patent/JP3049733B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002237525A (ja) * | 1995-01-31 | 2002-08-23 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JP2008263211A (ja) * | 1995-01-31 | 2008-10-30 | Fujitsu Ltd | 半導体装置 |
| US8404554B2 (en) | 1995-01-31 | 2013-03-26 | Fujitsu Semiconductor Limited | Method of manufacturing semiconductor device |
| US8674421B2 (en) | 1995-01-31 | 2014-03-18 | Fujitsu Semiconductor Limited | Semiconductor device |
| US7649261B2 (en) | 1996-07-18 | 2010-01-19 | Fujitsu Microelectronics Limited | Highly integrated and reliable DRAM and its manufacture |
| US8143723B2 (en) | 1996-07-18 | 2012-03-27 | Fujitsu Semiconductor Limited | Highly integrated and reliable DRAM and its manufacture |
| JP2005252279A (ja) * | 2005-03-30 | 2005-09-15 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP2010050474A (ja) * | 2009-10-20 | 2010-03-04 | Fujitsu Microelectronics Ltd | 半導体装置とその製造方法 |
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| Publication number | Publication date |
|---|---|
| JP3049733B2 (ja) | 2000-06-05 |
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