JPH04304671A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04304671A JPH04304671A JP3092621A JP9262191A JPH04304671A JP H04304671 A JPH04304671 A JP H04304671A JP 3092621 A JP3092621 A JP 3092621A JP 9262191 A JP9262191 A JP 9262191A JP H04304671 A JPH04304671 A JP H04304671A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0144—Manufacturing their gate insulating layers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、とくに、１トランジスタ１キャパシタ型のダイ
ナミック ランダム アクセス メモリ（ダイナ
ミックＲＡＭ）に用いられるキャパシタの製造方法に関
する。
に係り、とくに、１トランジスタ１キャパシタ型のダイ
ナミック ランダム アクセス メモリ（ダイナ
ミックＲＡＭ）に用いられるキャパシタの製造方法に関
する。
【０００２】
【従来の技術】１トランジスタ１キャパシタ型のメモリ
セルで構成されるダイナミックＲＡＭは、半導体技術の
進歩、特に微細加工技術の進歩により高集積化、大容量
化が急速に進められている。１Ｍビット、４Ｍビットの
ものは既に量産されており、現在は、６４Ｍビットの開
発が進められている。この様に高集積化が進むと、従来
の製造技術では、対応し切れなくなり、新しい微細加工
の技術が求められている。これまで、蓄積容量を増加さ
せるメモリセルとして蓄積容量の一部をＭＯＳトランジ
スタと素子分離領域の上に積み上げた積層容量型セル（
Ｓｔａｃｋｅｄ Ｃａｐａｃｉｔｏｒ Ｃｅｌｌ）が知
られており、さらに、この蓄積容量において、その容量
を増す方法として、筒状の蓄積ノ−ドを有するセルがあ
げられる。以下、図７および図８を参照して、従来の筒
状の蓄積ノードを有するスタックト・キャパシタ・セル
の製造方法について説明する。
セルで構成されるダイナミックＲＡＭは、半導体技術の
進歩、特に微細加工技術の進歩により高集積化、大容量
化が急速に進められている。１Ｍビット、４Ｍビットの
ものは既に量産されており、現在は、６４Ｍビットの開
発が進められている。この様に高集積化が進むと、従来
の製造技術では、対応し切れなくなり、新しい微細加工
の技術が求められている。これまで、蓄積容量を増加さ
せるメモリセルとして蓄積容量の一部をＭＯＳトランジ
スタと素子分離領域の上に積み上げた積層容量型セル（
Ｓｔａｃｋｅｄ Ｃａｐａｃｉｔｏｒ Ｃｅｌｌ）が知
られており、さらに、この蓄積容量において、その容量
を増す方法として、筒状の蓄積ノ−ドを有するセルがあ
げられる。以下、図７および図８を参照して、従来の筒
状の蓄積ノードを有するスタックト・キャパシタ・セル
の製造方法について説明する。
【０００３】まず、Ｐ型のＳｉ半導体基板１上に熱酸化
により例えば４０００オングストロ−ム（以下、Ａと記
す）の素子分離領域となる酸化膜２を形成し、続いて素
子領域上に熱酸化により例えば１００Ａ程度のゲート酸
化膜３を形成し、続いてゲート電極となる導電体膜、た
とえばリンがドーピングされた多結晶Ｓｉ膜４を堆積す
る。次に、ＣＶＤＳｉＯ２ 膜５をたとえば１０００Ａ
程度堆積した後、フォトレジストをマスクにＣＶＤＳｉ
Ｏ２ 膜５と多結晶Ｓｉ膜４をパターニングし、イオン
注入により例えば１×１０１５ｃｍ−２程度打ち込むこ
とにより、キャパシタの蓄積ノードに接続するＭＯＳト
ランジスタのソース、ドレインのＮ型拡散層６を形成す
る。次に、フォトレジストを剥離した後に例えばＣＶＤ
ＳｉＯ２ 膜７を例えば１０００Ａ程度堆積し、さきに
パターニングしたＣＶＤＳｉＯ２ 膜５と多結晶Ｓｉ膜
４の側壁にのみ残存するようにＣＶＤＳｉＯ２ 膜７を
例えばＲＩＥによりエッチバックする（図７（ａ））。
により例えば４０００オングストロ−ム（以下、Ａと記
す）の素子分離領域となる酸化膜２を形成し、続いて素
子領域上に熱酸化により例えば１００Ａ程度のゲート酸
化膜３を形成し、続いてゲート電極となる導電体膜、た
とえばリンがドーピングされた多結晶Ｓｉ膜４を堆積す
る。次に、ＣＶＤＳｉＯ２ 膜５をたとえば１０００Ａ
程度堆積した後、フォトレジストをマスクにＣＶＤＳｉ
Ｏ２ 膜５と多結晶Ｓｉ膜４をパターニングし、イオン
注入により例えば１×１０１５ｃｍ−２程度打ち込むこ
とにより、キャパシタの蓄積ノードに接続するＭＯＳト
ランジスタのソース、ドレインのＮ型拡散層６を形成す
る。次に、フォトレジストを剥離した後に例えばＣＶＤ
ＳｉＯ２ 膜７を例えば１０００Ａ程度堆積し、さきに
パターニングしたＣＶＤＳｉＯ２ 膜５と多結晶Ｓｉ膜
４の側壁にのみ残存するようにＣＶＤＳｉＯ２ 膜７を
例えばＲＩＥによりエッチバックする（図７（ａ））。
【０００４】次に半導体基板全面にＳｉ３ Ｎ４ 膜２
０１を堆積し、さらに、前記素子分離領域２と、ＭＯＳ
トランジスタのゲート電極４に囲まれた素子領域の所定
の位置のＳｉ３ Ｎ４ 膜２０１を剥離して、蓄積ノー
ド・コンタクト１２を形成する（図７（ｂ））。続いて
、キャパシタの下部電極となる第１の導電体膜であるパ
ッド用の多結晶Ｓｉ膜１３を堆積し、所定の位置に島状
に残存するようにレジスト２０２を用いてパターニング
する（図７（ｃ））。次に、ＣＶＤＳｉＯ２ 膜１４を
堆積し、前記島状に残存したパッド用の多結晶Ｓｉ膜１
３に接するように孔を形成し、続いて基板全面にキャパ
シタの下部電極となる第２の導電体膜である多結晶Ｓｉ
膜１６を堆積する（図８（ａ））。次に、前記孔の側壁
にのみ多結晶Ｓｉ膜１６が残存するようにエッチングし
、続いて前記ＣＶＤＳｉＯ２ 膜１４をエッチング除去
する（図８（ｂ））。次に、基板全面にキャパシタの誘
電体膜１７を堆積し、前記誘電体膜１７上にキャパシタ
のプレート電極となる第３の導電体膜である多結晶Ｓｉ
膜１８を堆積し、さらに、パターニングしてキャパシタ
を形成する（図８（ｃ））。
０１を堆積し、さらに、前記素子分離領域２と、ＭＯＳ
トランジスタのゲート電極４に囲まれた素子領域の所定
の位置のＳｉ３ Ｎ４ 膜２０１を剥離して、蓄積ノー
ド・コンタクト１２を形成する（図７（ｂ））。続いて
、キャパシタの下部電極となる第１の導電体膜であるパ
ッド用の多結晶Ｓｉ膜１３を堆積し、所定の位置に島状
に残存するようにレジスト２０２を用いてパターニング
する（図７（ｃ））。次に、ＣＶＤＳｉＯ２ 膜１４を
堆積し、前記島状に残存したパッド用の多結晶Ｓｉ膜１
３に接するように孔を形成し、続いて基板全面にキャパ
シタの下部電極となる第２の導電体膜である多結晶Ｓｉ
膜１６を堆積する（図８（ａ））。次に、前記孔の側壁
にのみ多結晶Ｓｉ膜１６が残存するようにエッチングし
、続いて前記ＣＶＤＳｉＯ２ 膜１４をエッチング除去
する（図８（ｂ））。次に、基板全面にキャパシタの誘
電体膜１７を堆積し、前記誘電体膜１７上にキャパシタ
のプレート電極となる第３の導電体膜である多結晶Ｓｉ
膜１８を堆積し、さらに、パターニングしてキャパシタ
を形成する（図８（ｃ））。
【０００５】
【発明が解決しようとする課題】前記キャパシタの製造
方法においては、島状にパッド用多結晶Ｓｉ膜１３を形
成しており、このＳｉ膜１３に接するように孔を形成し
なければならないため、孔のＳｉ膜１３に対する合わせ
が必要である。また、多結晶Ｓｉ膜１３を先に形成して
いるため、この多結晶Ｓｉ膜１３より孔が大きくなるこ
とが許されないため十分な孔径の制御が必要である。つ
まり、この製造方法においては、多結晶Ｓｉ膜１３に対
する孔の合わせ及び孔径の制御が重要となる。また、こ
の製造方法では、キャパシタの下部電極を形成するのに
写真蝕刻法を用いたパターニングが２回必要となり、工
程数が多くなるという問題もある。
方法においては、島状にパッド用多結晶Ｓｉ膜１３を形
成しており、このＳｉ膜１３に接するように孔を形成し
なければならないため、孔のＳｉ膜１３に対する合わせ
が必要である。また、多結晶Ｓｉ膜１３を先に形成して
いるため、この多結晶Ｓｉ膜１３より孔が大きくなるこ
とが許されないため十分な孔径の制御が必要である。つ
まり、この製造方法においては、多結晶Ｓｉ膜１３に対
する孔の合わせ及び孔径の制御が重要となる。また、こ
の製造方法では、キャパシタの下部電極を形成するのに
写真蝕刻法を用いたパターニングが２回必要となり、工
程数が多くなるという問題もある。
【０００６】本発明は、上記のような事情に鑑みてなさ
れたもので、その目的は、メモリセル面積を小さくし、
高密度な集積化を可能にした半導体装置の製造方法を提
供することにある。
れたもので、その目的は、メモリセル面積を小さくし、
高密度な集積化を可能にした半導体装置の製造方法を提
供することにある。
【０００７】
【発明を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、半導体基板に素
子分離領域を形成する工程と、この素子分離領域内の素
子領域にＭＯＳトランジスタを形成する工程と、前記半
導体基板全面に第１の絶縁膜を形成する工程と、前記素
子分離領域と、前記ＭＯＳトランジスタのゲート電極に
囲まれた前記素子領域の前記第１の絶縁膜に第１のコン
タクト孔を形成する工程と、前記第１の絶縁膜上および
前記第１のコンタクト孔内に第１の導電体膜を形成する
工程と、前記第１の導電体膜上に、第２の絶縁膜を形成
する工程と、前記第２の絶縁膜に第２のコンタクト孔を
形成し、この部分の前記第１のコンタクト孔上に形成さ
れた前記第１の導電体を露出する工程と、前記第２のコ
ンタクト孔内壁を覆うように、前記第２の絶縁膜上に第
２の導電体膜を形成する工程と、前記第２のコンタクト
孔内を除いて前記第２の絶縁膜表面に形成されている前
記第２の導電体膜を除去する工程と、前記第２の絶縁膜
を除去して前記第１の導電体膜を部分的に露出させる工
程と、前記第１の導電体膜の前記露出している部分を除
去する工程と、前記第１および第２の導電体膜を覆うよ
うに、前記半導体基板全面に誘電体膜を形成する工程と
、前記誘電体膜上に第３の導電体膜を形成する工程とを
具備したことを特徴としている。
に、本発明の半導体装置の製造方法は、半導体基板に素
子分離領域を形成する工程と、この素子分離領域内の素
子領域にＭＯＳトランジスタを形成する工程と、前記半
導体基板全面に第１の絶縁膜を形成する工程と、前記素
子分離領域と、前記ＭＯＳトランジスタのゲート電極に
囲まれた前記素子領域の前記第１の絶縁膜に第１のコン
タクト孔を形成する工程と、前記第１の絶縁膜上および
前記第１のコンタクト孔内に第１の導電体膜を形成する
工程と、前記第１の導電体膜上に、第２の絶縁膜を形成
する工程と、前記第２の絶縁膜に第２のコンタクト孔を
形成し、この部分の前記第１のコンタクト孔上に形成さ
れた前記第１の導電体を露出する工程と、前記第２のコ
ンタクト孔内壁を覆うように、前記第２の絶縁膜上に第
２の導電体膜を形成する工程と、前記第２のコンタクト
孔内を除いて前記第２の絶縁膜表面に形成されている前
記第２の導電体膜を除去する工程と、前記第２の絶縁膜
を除去して前記第１の導電体膜を部分的に露出させる工
程と、前記第１の導電体膜の前記露出している部分を除
去する工程と、前記第１および第２の導電体膜を覆うよ
うに、前記半導体基板全面に誘電体膜を形成する工程と
、前記誘電体膜上に第３の導電体膜を形成する工程とを
具備したことを特徴としている。
【０００８】また、本発明の半導体装置の製造方法は、
半導体基板に素子分離領域を形成する工程と、この素子
分離領域内の素子領域にＭＯＳトランジスタを形成する
工程と、前記半導体基板全面に第１の絶縁膜を形成する
工程と、前記素子分離領域と、前記ＭＯＳトランジスタ
のゲート電極に囲まれた前記素子領域の前記第１の絶縁
膜に第１のコンタクト孔を形成する工程と、前記第１の
絶縁膜上および前記第１のコンタクト孔内に第１の導電
体膜を形成する工程と、前記第１の導電体膜上に、第２
の絶縁膜を形成する工程と、前記第２の絶縁膜に所定の
パタ−ンを有するレジストを形成する工程と、前記レジ
ストをマスクとして前記第２の絶縁膜に第２のコンタク
ト孔を形成して、この部分の前記第１のコンタクト孔上
に形成された前記第１の導電体を露出する工程と、前記
レジストをマスクとして前記第２の絶縁膜を前記第２の
コンタクト孔から等方性エッチングを行って前記第２の
コンタクト孔径を拡大する工程と、前記第２のコンタク
ト孔内壁を覆うように、前記第２の絶縁膜に第２の導電
体膜を形成する工程と、前記第２のコンタクト孔内を除
いて前記第２の絶縁膜表面に形成されている前記第２の
導電体膜を除去する工程と、前記第２の絶縁膜を除去し
て前記第１の導電体膜を部分的に露出させる工程と前記
第１の導電体膜の前記露出している部分を除去する工程
と、前記第１および第２の導電体膜を覆うように、誘電
体膜を形成する工程と、前記誘電体膜上に第３の導電体
膜を形成する工程とを具備したことを他の特徴としてい
る。
半導体基板に素子分離領域を形成する工程と、この素子
分離領域内の素子領域にＭＯＳトランジスタを形成する
工程と、前記半導体基板全面に第１の絶縁膜を形成する
工程と、前記素子分離領域と、前記ＭＯＳトランジスタ
のゲート電極に囲まれた前記素子領域の前記第１の絶縁
膜に第１のコンタクト孔を形成する工程と、前記第１の
絶縁膜上および前記第１のコンタクト孔内に第１の導電
体膜を形成する工程と、前記第１の導電体膜上に、第２
の絶縁膜を形成する工程と、前記第２の絶縁膜に所定の
パタ−ンを有するレジストを形成する工程と、前記レジ
ストをマスクとして前記第２の絶縁膜に第２のコンタク
ト孔を形成して、この部分の前記第１のコンタクト孔上
に形成された前記第１の導電体を露出する工程と、前記
レジストをマスクとして前記第２の絶縁膜を前記第２の
コンタクト孔から等方性エッチングを行って前記第２の
コンタクト孔径を拡大する工程と、前記第２のコンタク
ト孔内壁を覆うように、前記第２の絶縁膜に第２の導電
体膜を形成する工程と、前記第２のコンタクト孔内を除
いて前記第２の絶縁膜表面に形成されている前記第２の
導電体膜を除去する工程と、前記第２の絶縁膜を除去し
て前記第１の導電体膜を部分的に露出させる工程と前記
第１の導電体膜の前記露出している部分を除去する工程
と、前記第１および第２の導電体膜を覆うように、誘電
体膜を形成する工程と、前記誘電体膜上に第３の導電体
膜を形成する工程とを具備したことを他の特徴としてい
る。
【０００９】前記第１の導電体膜の前記露出している部
分を除去する工程においては、前記第２の導電体膜をマ
スクとして前記第１の導電体膜を選択的にエッチング除
去することができる。また、前記誘電体膜は、ＳｉＯ２
膜、Ｔａ２ Ｏ５ 膜、ＳｉＯ２ ／Ｓｉ３ Ｎ４
膜、ＳｉＯ２ ／Ｓｉ３ Ｎ４ ／ＳｉＯ２ 膜および
チタン酸・ジルコン酸鉛強誘電体膜から選ぶことができ
る。また、前記誘電体膜に覆われた半導体基板上の第１
の導電体膜および第２の導電体膜は、筒状の蓄積ノ−ド
を形成する。前記半導体基板に形成された１メモリセル
の面積が１μｍ×１．５〜１．６μｍである場合におい
て、前記筒状蓄積ノ−ドの長径を１．０〜１．４μｍ、
短径を０．３〜０．６μｍにすることができる。前記誘
電体膜としてＳｉＯ２ 膜もしくはＳｉＯ２ ／Ｓｉ３
Ｎ４ 膜を用いる場合において、前記蓄積ノ−ドの筒
状部の高さを０．５〜１．０μｍにすることができ、Ｔ
ａ２ Ｏ５ 膜もしくはチタン酸・ジルコン酸鉛強誘電
体膜を用いる場合は、蓄積ノ−ドの筒状部の高さを０．
５μｍ以下にすることが可能である。前記第２の絶縁膜
に前記第２のコンタクト孔を形成する場合において、前
記第１の導電体膜は、前記第２の絶縁膜をエッチングす
る際のエッチングストッパ−として用いる。さらに、前
記ＭＯＳトランジスタにおいては、その不純物拡散層に
低濃度領域を形成したいわゆるＬＤＤ構造のものを用い
ることが可能である。
分を除去する工程においては、前記第２の導電体膜をマ
スクとして前記第１の導電体膜を選択的にエッチング除
去することができる。また、前記誘電体膜は、ＳｉＯ２
膜、Ｔａ２ Ｏ５ 膜、ＳｉＯ２ ／Ｓｉ３ Ｎ４
膜、ＳｉＯ２ ／Ｓｉ３ Ｎ４ ／ＳｉＯ２ 膜および
チタン酸・ジルコン酸鉛強誘電体膜から選ぶことができ
る。また、前記誘電体膜に覆われた半導体基板上の第１
の導電体膜および第２の導電体膜は、筒状の蓄積ノ−ド
を形成する。前記半導体基板に形成された１メモリセル
の面積が１μｍ×１．５〜１．６μｍである場合におい
て、前記筒状蓄積ノ−ドの長径を１．０〜１．４μｍ、
短径を０．３〜０．６μｍにすることができる。前記誘
電体膜としてＳｉＯ２ 膜もしくはＳｉＯ２ ／Ｓｉ３
Ｎ４ 膜を用いる場合において、前記蓄積ノ−ドの筒
状部の高さを０．５〜１．０μｍにすることができ、Ｔ
ａ２ Ｏ５ 膜もしくはチタン酸・ジルコン酸鉛強誘電
体膜を用いる場合は、蓄積ノ−ドの筒状部の高さを０．
５μｍ以下にすることが可能である。前記第２の絶縁膜
に前記第２のコンタクト孔を形成する場合において、前
記第１の導電体膜は、前記第２の絶縁膜をエッチングす
る際のエッチングストッパ−として用いる。さらに、前
記ＭＯＳトランジスタにおいては、その不純物拡散層に
低濃度領域を形成したいわゆるＬＤＤ構造のものを用い
ることが可能である。
【００１０】
【作用】第１の導電体膜である、例えばパッド用の多結
晶Ｓｉ膜を加工するにあたり、蓄積ノ−ドの筒状体をマ
スクにして行うために、この多結晶Ｓｉ膜を蓄積ノ−ド
に対してセルフアラインで形成できるので、従来のよう
な合わせ余裕をとる必要がなくなる。
晶Ｓｉ膜を加工するにあたり、蓄積ノ−ドの筒状体をマ
スクにして行うために、この多結晶Ｓｉ膜を蓄積ノ−ド
に対してセルフアラインで形成できるので、従来のよう
な合わせ余裕をとる必要がなくなる。
【００１１】
【実施例】以下、図１乃至図６を参照して、本発明の実
施例を説明する。
施例を説明する。
【００１２】図１は、本発明の半導体装置であるメモリ
セルの断面図、図２〜図５は、その製造工程を示す断面
図であり、この図を参照して本発明の第１の実施例を説
明する。まず、Ｐ型のＳｉ半導体基板１の所定領域上に
ＬＯＣＯＳ法を用いて例えば４０００Ａの素子分離領域
となる酸化膜２を形成し、ついで、この素子分離領域に
囲まれた素子領域上に熱酸化により例えば１００Ａのゲ
ート酸化膜３を形成し、続いてゲート電極となる導電体
膜例えばリンがドーピングされた多結晶Ｓｉ膜４を堆積
する。ついで、ＣＶＤＳｉＯ２ 膜５を例えば１０００
Ａ堆積した後、フォトレジストをマスクにＣＶＤＳｉＯ
２ 膜５と多結晶Ｓｉ膜４をパターニングしてゲ−ト電
極４を形成する。ゲ−ト電極４は、ＣＶＤＳｉＯ２ か
らなる絶縁膜５によって被覆され、ワ−ド線として利用
される。ついで、イオン注入により例えばヒ素イオンを
１×１０１５ｃｍ− ２程度打ち込むことにより、キャ
パシタの蓄積ノードに接続するＭＯＳトランジスタのソ
ース、ドレイン領域であるＮ型拡散層６を形成する。つ
いで、フォトレジストを剥離した後にＣＶＤＳｉＯ２
からなる絶縁膜７を例えば１０００Ａ堆積する。そして
、先にパターニングしたＣＶＤＳｉＯ２ 膜５および多
結晶Ｓｉ膜４の側壁にのみ残存するようにＣＶＤＳｉＯ
２ 膜７を例えばＲＩＥによりエッチバックする（図２
（ａ））。
セルの断面図、図２〜図５は、その製造工程を示す断面
図であり、この図を参照して本発明の第１の実施例を説
明する。まず、Ｐ型のＳｉ半導体基板１の所定領域上に
ＬＯＣＯＳ法を用いて例えば４０００Ａの素子分離領域
となる酸化膜２を形成し、ついで、この素子分離領域に
囲まれた素子領域上に熱酸化により例えば１００Ａのゲ
ート酸化膜３を形成し、続いてゲート電極となる導電体
膜例えばリンがドーピングされた多結晶Ｓｉ膜４を堆積
する。ついで、ＣＶＤＳｉＯ２ 膜５を例えば１０００
Ａ堆積した後、フォトレジストをマスクにＣＶＤＳｉＯ
２ 膜５と多結晶Ｓｉ膜４をパターニングしてゲ−ト電
極４を形成する。ゲ−ト電極４は、ＣＶＤＳｉＯ２ か
らなる絶縁膜５によって被覆され、ワ−ド線として利用
される。ついで、イオン注入により例えばヒ素イオンを
１×１０１５ｃｍ− ２程度打ち込むことにより、キャ
パシタの蓄積ノードに接続するＭＯＳトランジスタのソ
ース、ドレイン領域であるＮ型拡散層６を形成する。つ
いで、フォトレジストを剥離した後にＣＶＤＳｉＯ２
からなる絶縁膜７を例えば１０００Ａ堆積する。そして
、先にパターニングしたＣＶＤＳｉＯ２ 膜５および多
結晶Ｓｉ膜４の側壁にのみ残存するようにＣＶＤＳｉＯ
２ 膜７を例えばＲＩＥによりエッチバックする（図２
（ａ））。
【００１３】次に、第１の絶縁膜となるＳｉ３ Ｎ４
膜８を例えば５００Ａ、ＣＶＤＳｉＯ２ 膜９を例えば
１５０００Ａ、Ｓｉ３ Ｎ４ 膜１０を例えば５００Ａ
堆積する。 このように、第１の絶縁膜は、３層の複合膜を用いてい
るが、たとえば、上記の膜を適宜組み合わせた２層でも
良いし、前述した従来例のように、たとえば、Ｓｉ３
Ｎ４ 膜のように単層の絶縁膜でも良い（図２（ｂ））
。次に、フォトレジスト１１を第１の絶縁膜に被覆し、
さらに、パタ−ニングし、これをマスクにして所定の位
置にキャパシタの蓄積ノードのコンタクト１２を形成す
るために、第１のコンタクト孔１２１を形成する（図３
（ａ））。次に、フォトレジスト１１を剥離した後、キ
ャパシタの蓄積ノ−ドとなる第１の導電体膜例えばリン
がドーピングされた多結晶Ｓｉ膜１３を２００Ａ〜５０
０Ａ程度、例えば５００Ａ堆積し、ついで、第２の絶縁
膜であるたとえばＣＶＤＳｉＯ２ 膜１４を４０００Ａ
〜１００００Ａ程度、例えば約４０００Ａ堆積する（図
３（ｂ））。次に、フォトレジスト（図示せず）をマス
クにして、例えば、ＲＩＥによりエッチングを行って第
２の絶縁膜１４の所定の位置に第２のコンタクト孔１２
２を形成する。このエッチング時に、第１の導電体膜で
ある多結晶Ｓｉ膜１３は、エッチングされにくいので、
一種のエッチングストッパ−して働き、その下の絶縁膜
７などがエッチングされるのを防止している（図４（ａ
））。
膜８を例えば５００Ａ、ＣＶＤＳｉＯ２ 膜９を例えば
１５０００Ａ、Ｓｉ３ Ｎ４ 膜１０を例えば５００Ａ
堆積する。 このように、第１の絶縁膜は、３層の複合膜を用いてい
るが、たとえば、上記の膜を適宜組み合わせた２層でも
良いし、前述した従来例のように、たとえば、Ｓｉ３
Ｎ４ 膜のように単層の絶縁膜でも良い（図２（ｂ））
。次に、フォトレジスト１１を第１の絶縁膜に被覆し、
さらに、パタ−ニングし、これをマスクにして所定の位
置にキャパシタの蓄積ノードのコンタクト１２を形成す
るために、第１のコンタクト孔１２１を形成する（図３
（ａ））。次に、フォトレジスト１１を剥離した後、キ
ャパシタの蓄積ノ−ドとなる第１の導電体膜例えばリン
がドーピングされた多結晶Ｓｉ膜１３を２００Ａ〜５０
０Ａ程度、例えば５００Ａ堆積し、ついで、第２の絶縁
膜であるたとえばＣＶＤＳｉＯ２ 膜１４を４０００Ａ
〜１００００Ａ程度、例えば約４０００Ａ堆積する（図
３（ｂ））。次に、フォトレジスト（図示せず）をマス
クにして、例えば、ＲＩＥによりエッチングを行って第
２の絶縁膜１４の所定の位置に第２のコンタクト孔１２
２を形成する。このエッチング時に、第１の導電体膜で
ある多結晶Ｓｉ膜１３は、エッチングされにくいので、
一種のエッチングストッパ−して働き、その下の絶縁膜
７などがエッチングされるのを防止している（図４（ａ
））。
【００１４】次に、キャパシタの蓄積ノ−ドとなる第２
の導電体膜例えばリンがドーピングされた多結晶Ｓｉ膜
１６を５００Ａ〜１０００Ａ程度、例えば１０００Ａ堆
積し、ついで第２のコンタクト孔内にのみレジスト２０
を形成する（図４（ｂ））。次に、レジスト２０をマス
クにして被覆されていない平面部の第２の導電体膜１６
を例えば反応性イオンエッチングにより除去する（図５
（ａ））。次に、ＣＶＤ−ＳｉＯ２ 膜１４を例えばウ
ェットエッチングにより除去した後、例えば反応性イオ
ンエッチングのような異方性エッチングにより半導体基
板１、すなわち、ウェ−ハ全面をエッチバックしてから
レジスト２０を除去する。このとき、第１の導電体膜１
３である多結晶Ｓｉ膜の第２の導電体膜１６である多結
晶Ｓｉ膜に被覆されていない部分もエッチング除去され
るが、この第２の導電体膜１６がマスクとしてエッチン
グされるので、第１の導電体膜１３の露出部分が残って
しまうことはない。そして、残された第１および第２の
導電体膜１３、１６が、蓄積ノ−ドを構成する（図５（
ｂ））。次に、この蓄積ノードである多結晶Ｓｉ膜１３
、１６上に熱酸化により例えば５０Ａ程度のキャパシタ
の誘電体膜となる酸化膜（ＳｉＯ２ ）１７を形成し、
続いてキャパシタのプレート電極となる第３の導電体膜
例えばリンがドーピングされた多結晶Ｓｉ膜１８を例え
ば２０００Ａ堆積してメモリセルが形成される（図１）
。このセルは、ＭＯＳトランジスタとキャパシタから構
成される。このキャパシタの蓄積ノ−ドは、第１および
第２の導電体膜１３、１６から構成されるが、蓄積ノ−
ドの外側壁は、平坦であり、第１の導電体膜１３による
突出部が形成されないので、セル面積が不必要に広がる
ことはない。
の導電体膜例えばリンがドーピングされた多結晶Ｓｉ膜
１６を５００Ａ〜１０００Ａ程度、例えば１０００Ａ堆
積し、ついで第２のコンタクト孔内にのみレジスト２０
を形成する（図４（ｂ））。次に、レジスト２０をマス
クにして被覆されていない平面部の第２の導電体膜１６
を例えば反応性イオンエッチングにより除去する（図５
（ａ））。次に、ＣＶＤ−ＳｉＯ２ 膜１４を例えばウ
ェットエッチングにより除去した後、例えば反応性イオ
ンエッチングのような異方性エッチングにより半導体基
板１、すなわち、ウェ−ハ全面をエッチバックしてから
レジスト２０を除去する。このとき、第１の導電体膜１
３である多結晶Ｓｉ膜の第２の導電体膜１６である多結
晶Ｓｉ膜に被覆されていない部分もエッチング除去され
るが、この第２の導電体膜１６がマスクとしてエッチン
グされるので、第１の導電体膜１３の露出部分が残って
しまうことはない。そして、残された第１および第２の
導電体膜１３、１６が、蓄積ノ−ドを構成する（図５（
ｂ））。次に、この蓄積ノードである多結晶Ｓｉ膜１３
、１６上に熱酸化により例えば５０Ａ程度のキャパシタ
の誘電体膜となる酸化膜（ＳｉＯ２ ）１７を形成し、
続いてキャパシタのプレート電極となる第３の導電体膜
例えばリンがドーピングされた多結晶Ｓｉ膜１８を例え
ば２０００Ａ堆積してメモリセルが形成される（図１）
。このセルは、ＭＯＳトランジスタとキャパシタから構
成される。このキャパシタの蓄積ノ−ドは、第１および
第２の導電体膜１３、１６から構成されるが、蓄積ノ−
ドの外側壁は、平坦であり、第１の導電体膜１３による
突出部が形成されないので、セル面積が不必要に広がる
ことはない。
【００１５】次に、図６を参照して本発明の第２の実施
例を説明する。この実施例では、筒状体を適宜の大きさ
に制御出来ることに特徴がある。第１のコンタクト孔１
２１を形成後、このコンタクト孔を含めてＳｉ基板１上
に第２の絶縁膜１４であるＣＶＤ−ＳｉＯ２ 膜を形成
し、さらに、ＲＩＥによって、フォトレジスト１５をマ
スクにして所定の位置に第２のコンタクト孔１２２を形
成するまでは、前実施例と同じである。この前実施例で
は、第２のコンタクト孔を形成後レジスト１５は、その
まま除去するが、ここでは第２のコンタクト孔を形成し
た後もレジストは、取り除かずに残しておき、さらに、
等方性エッチングを行うことを特徴とする（図６（ａ）
）。図に示すように、エッチングを継続するに連れて第
２コンタクト孔側壁の第２の絶縁膜１４は、レジスト１
５の下で後退していくこの結果、コンタクト孔径は広く
なる。孔径を広げてからレジストを除去し、例えば、ポ
リシリコンのような第２の導電体膜をコンタクト孔内壁
および第２の絶縁膜１４上に形成し、エッチバックによ
り絶縁膜上の第２導電体膜を除去し、さらに第２の絶縁
膜をエッチング除去して第１の導電体膜を露出させる。 さらに、第１導電体膜１３上の第２導電体膜１６をマス
クとして、第１の導電体膜１３であるポリシリコンの露
出している部分を取り除いて、ポリシリコン膜１３およ
びポリシリコン膜１６からなる蓄積ノ−ドを形成する（
図６（ｂ））。この断面図においては、蓄積ノ−ドの円
筒は、長い方の孔径部分を示しているが、その大きさＲ
は、前実施例の円筒部分より大きな孔径を有している。 その後、蓄積ノ−ドの表面には、キャパシタの誘電体と
なる５０Ａ程度の熱酸化によるシリコン酸化膜およびキ
ャパシタのプレ−ト電極となる第３の導電体膜であるリ
ンをド−ピングしたポリシリコン膜を堆積してメモリセ
ルが形成される。通常は、前記円筒同志の間隔は、リソ
グラフィの限界で決まるが、このように、円筒同志の間
隔を詰めてより大きな円筒を使用することができる。
例を説明する。この実施例では、筒状体を適宜の大きさ
に制御出来ることに特徴がある。第１のコンタクト孔１
２１を形成後、このコンタクト孔を含めてＳｉ基板１上
に第２の絶縁膜１４であるＣＶＤ−ＳｉＯ２ 膜を形成
し、さらに、ＲＩＥによって、フォトレジスト１５をマ
スクにして所定の位置に第２のコンタクト孔１２２を形
成するまでは、前実施例と同じである。この前実施例で
は、第２のコンタクト孔を形成後レジスト１５は、その
まま除去するが、ここでは第２のコンタクト孔を形成し
た後もレジストは、取り除かずに残しておき、さらに、
等方性エッチングを行うことを特徴とする（図６（ａ）
）。図に示すように、エッチングを継続するに連れて第
２コンタクト孔側壁の第２の絶縁膜１４は、レジスト１
５の下で後退していくこの結果、コンタクト孔径は広く
なる。孔径を広げてからレジストを除去し、例えば、ポ
リシリコンのような第２の導電体膜をコンタクト孔内壁
および第２の絶縁膜１４上に形成し、エッチバックによ
り絶縁膜上の第２導電体膜を除去し、さらに第２の絶縁
膜をエッチング除去して第１の導電体膜を露出させる。 さらに、第１導電体膜１３上の第２導電体膜１６をマス
クとして、第１の導電体膜１３であるポリシリコンの露
出している部分を取り除いて、ポリシリコン膜１３およ
びポリシリコン膜１６からなる蓄積ノ−ドを形成する（
図６（ｂ））。この断面図においては、蓄積ノ−ドの円
筒は、長い方の孔径部分を示しているが、その大きさＲ
は、前実施例の円筒部分より大きな孔径を有している。 その後、蓄積ノ−ドの表面には、キャパシタの誘電体と
なる５０Ａ程度の熱酸化によるシリコン酸化膜およびキ
ャパシタのプレ−ト電極となる第３の導電体膜であるリ
ンをド−ピングしたポリシリコン膜を堆積してメモリセ
ルが形成される。通常は、前記円筒同志の間隔は、リソ
グラフィの限界で決まるが、このように、円筒同志の間
隔を詰めてより大きな円筒を使用することができる。
【００１６】次に、本発明の第３の実施例を説明する。
メモリセルは、図１と同様に、蓄積ノ−ドに形成された
誘電体膜１７およびプレ−ト電極１８を備えたキャパシ
タとＭＯＳトランジスタを備えている。ＭＯＳトランジ
スタは、Ｐ型シリコン半導体基板１に形成されたソ−ス
、ドレインとなる一対のＮ型不純物拡散層６と薄いゲ−
ト酸化膜３を介して形成されたゲ−ト電極４とを備える
。この不純物拡散層６は、相対的に高濃度の不純物拡散
領域と相対的に低濃度の不純物拡散領域とからなるＬＤ
Ｄ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｏｒａｉｎ）構造
を備えている点で図１のメモリセルとは相違しているが
、本発明は、このような構造の半導体装置にも適用可能
である。
誘電体膜１７およびプレ−ト電極１８を備えたキャパシ
タとＭＯＳトランジスタを備えている。ＭＯＳトランジ
スタは、Ｐ型シリコン半導体基板１に形成されたソ−ス
、ドレインとなる一対のＮ型不純物拡散層６と薄いゲ−
ト酸化膜３を介して形成されたゲ−ト電極４とを備える
。この不純物拡散層６は、相対的に高濃度の不純物拡散
領域と相対的に低濃度の不純物拡散領域とからなるＬＤ
Ｄ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｏｒａｉｎ）構造
を備えている点で図１のメモリセルとは相違しているが
、本発明は、このような構造の半導体装置にも適用可能
である。
【００１７】これら実施例では、メモリセルの素子面積
は、高集積化に対応して１μｍ×１．５〜１．６μｍで
あり、このときの蓄積ノ−ドの大きさは、長径が１〜１
．４μｍ、短径が０．３〜０．６μｍであった。この実
施例におけるメモリセルを、従来例にみる蓄積ノ−ドの
外側に第１導電体膜の張り出し部分を有するメモリセル
と比較してみると、約３５％も素子面積が減少している
ことが判る。また、本発明では、蓄積ノ−ドの筒状体部
分の高さを０．５〜１μｍにすることが可能である。 実施例では、０．５μｍであった。キャパシタ容量は、
通常誘電体膜の誘電率やその厚さに依存しているが、単
位容量が大きい誘電体を選択するならこの筒状体の高さ
は、強度的な面からも、空間を占有する大きさの面から
も、低いことが望ましい。実施例では、熱酸化により形
成した５０Ａ程度のＳｉＯ２ 膜を利用しているが、例
えば、誘電体としてＴａ２ Ｏ５ 膜を利用する場合は
、この膜の誘電率が大きいので、筒状体の高さをおよそ
半分以下、すなわち、０．５μｍ以下にすることができ
る。この高さが低くなればそれだけ筒状体の強度は増す
ので、筒状体の厚さ、すなわち、第２の導電体膜を薄く
する事ができる。このように薄くなればその占有面積が
小さくなるので、素子自体を小さくできる。第２の導電
体膜は、実施例では約０．１μｍであったが、それ以下
の５００Ａ程度にまですることは可能であり、他の誘電
体を利用すればさらに導電体膜を薄くして素子面積の減
少に役立てる事ができる。実施例では、リンがド−プさ
れた多結晶Ｓｉ膜からなる第１の導電体膜１３を形成し
てからＣＶＤＳｉＯ２ 膜からなる第２の絶縁膜１４を
形成し、その後、この絶縁膜１４をエッチング除去し、
第２のコンタクト孔１２２を形成して第１の導電体膜１
４をコンタクト孔内に露出している。多結晶ＳｉとＣＶ
ＤＳｉＯ２ のエッチング速度比は、大体１／８〜１／
１０であるので、この多結晶Ｓｉ膜は、エッチングスト
ッパ−としての機能も備えている。第１の導電体膜は、
多結晶Ｓｉに限るものではない。電極としては勿論上記
エッチングストッパ−の作用を奏するものならどの様な
導電材料でも利用できる。
は、高集積化に対応して１μｍ×１．５〜１．６μｍで
あり、このときの蓄積ノ−ドの大きさは、長径が１〜１
．４μｍ、短径が０．３〜０．６μｍであった。この実
施例におけるメモリセルを、従来例にみる蓄積ノ−ドの
外側に第１導電体膜の張り出し部分を有するメモリセル
と比較してみると、約３５％も素子面積が減少している
ことが判る。また、本発明では、蓄積ノ−ドの筒状体部
分の高さを０．５〜１μｍにすることが可能である。 実施例では、０．５μｍであった。キャパシタ容量は、
通常誘電体膜の誘電率やその厚さに依存しているが、単
位容量が大きい誘電体を選択するならこの筒状体の高さ
は、強度的な面からも、空間を占有する大きさの面から
も、低いことが望ましい。実施例では、熱酸化により形
成した５０Ａ程度のＳｉＯ２ 膜を利用しているが、例
えば、誘電体としてＴａ２ Ｏ５ 膜を利用する場合は
、この膜の誘電率が大きいので、筒状体の高さをおよそ
半分以下、すなわち、０．５μｍ以下にすることができ
る。この高さが低くなればそれだけ筒状体の強度は増す
ので、筒状体の厚さ、すなわち、第２の導電体膜を薄く
する事ができる。このように薄くなればその占有面積が
小さくなるので、素子自体を小さくできる。第２の導電
体膜は、実施例では約０．１μｍであったが、それ以下
の５００Ａ程度にまですることは可能であり、他の誘電
体を利用すればさらに導電体膜を薄くして素子面積の減
少に役立てる事ができる。実施例では、リンがド−プさ
れた多結晶Ｓｉ膜からなる第１の導電体膜１３を形成し
てからＣＶＤＳｉＯ２ 膜からなる第２の絶縁膜１４を
形成し、その後、この絶縁膜１４をエッチング除去し、
第２のコンタクト孔１２２を形成して第１の導電体膜１
４をコンタクト孔内に露出している。多結晶ＳｉとＣＶ
ＤＳｉＯ２ のエッチング速度比は、大体１／８〜１／
１０であるので、この多結晶Ｓｉ膜は、エッチングスト
ッパ−としての機能も備えている。第１の導電体膜は、
多結晶Ｓｉに限るものではない。電極としては勿論上記
エッチングストッパ−の作用を奏するものならどの様な
導電材料でも利用できる。
【００１８】なお、本実施例ではキャパシタの誘電体膜
に熱酸化膜を用いたが、ＳｉＯ２ 膜１７の代わりにＳ
ｉ３ Ｎ４ 膜、Ｔａ２ Ｏ５ 膜などの誘電体膜、チ
タン酸・ジルコン酸鉛膜などの強誘電体膜あるいは酸化
膜、窒化膜、酸化膜よりなる三層構造の膜に代表される
ような複合膜を用いてもかまわない。Ｔａ２ Ｏ５ 膜
は、ＣＶＤやスパッタリング法などを利用し、チタン酸
・ジルコン酸鉛は、スパッタリング法などを用いる。ま
た、上述した実施例では図２（ｂ）に示したように、層
間絶縁膜としてＳｉ３ Ｎ４ 膜８、ＣＶＤＳｉＯ２
膜９、Ｓｉ３ Ｎ４ 膜１０を堆積して形成しているが
、Ｓｉ３ Ｎ４ 膜を例えば２０００Ａ程度堆積して形
成しても構わない。また、Ｎ型Ｓｉ半導体基板を適用す
る事も可能である。
に熱酸化膜を用いたが、ＳｉＯ２ 膜１７の代わりにＳ
ｉ３ Ｎ４ 膜、Ｔａ２ Ｏ５ 膜などの誘電体膜、チ
タン酸・ジルコン酸鉛膜などの強誘電体膜あるいは酸化
膜、窒化膜、酸化膜よりなる三層構造の膜に代表される
ような複合膜を用いてもかまわない。Ｔａ２ Ｏ５ 膜
は、ＣＶＤやスパッタリング法などを利用し、チタン酸
・ジルコン酸鉛は、スパッタリング法などを用いる。ま
た、上述した実施例では図２（ｂ）に示したように、層
間絶縁膜としてＳｉ３ Ｎ４ 膜８、ＣＶＤＳｉＯ２
膜９、Ｓｉ３ Ｎ４ 膜１０を堆積して形成しているが
、Ｓｉ３ Ｎ４ 膜を例えば２０００Ａ程度堆積して形
成しても構わない。また、Ｎ型Ｓｉ半導体基板を適用す
る事も可能である。
【００１９】
【発明の効果】以上のように本発明の半導体装置の製造
方法によれば、蓄積ノ−ドを構成する第２の導電体膜を
マスクとして第１の導電体膜をエッチングしているので
、第１の導電体膜に余分な合わせ余裕を形成する必要が
なく、メモリセルが高集積化された半導体装置を確実に
形成することができる。
方法によれば、蓄積ノ−ドを構成する第２の導電体膜を
マスクとして第１の導電体膜をエッチングしているので
、第１の導電体膜に余分な合わせ余裕を形成する必要が
なく、メモリセルが高集積化された半導体装置を確実に
形成することができる。
【図１】本発明に係る半導体装置の断面図。
【図２】図１に示す半導体装置の製造工程の断面図。
【図３】図１に示す半導体装置の製造工程の断面図。
【図４】図１に示す半導体装置の製造工程の断面図。
【図５】図１に示す半導体装置の製造工程の断面図。
【図６】本発明に係る半導体装置の製造工程の断面図。
【図７】従来の半導体装置の製造工程の断面図。
【図８】従来の半導体装置の製造工程の断面図。
１ Ｐ型Ｓｉ半導体基板
２ 素子分離絶縁膜
３ ゲート酸化膜
４ ゲート電極
５ 酸化膜
６ Ｎ型拡散層
７ 酸化膜
８ 第１の絶縁膜（Ｓｉ３ Ｎ４ 膜）９
第１の絶縁膜（ＳｉＯ２ 膜）１０
第１の絶縁膜（Ｓｉ３ Ｎ ４膜）１１ フォト
レジスト １２ 蓄積ノードコンタクト １２１ 第１のコンタクト孔 １２２ 第２のコンタクト孔 １３ 第１の導電体膜 １４ 第２の絶縁膜（ＣＶＤＳｉＯ２ 膜）１５
フォトレジスト １６ 第２の導電体膜 １７ 誘電体膜 １８ 第３の導電体膜（プレート電極）２０
フォトレジスト ２０１ Ｓｉ３ Ｎ４ 膜 ２０２ フォトレジスト
第１の絶縁膜（ＳｉＯ２ 膜）１０
第１の絶縁膜（Ｓｉ３ Ｎ ４膜）１１ フォト
レジスト １２ 蓄積ノードコンタクト １２１ 第１のコンタクト孔 １２２ 第２のコンタクト孔 １３ 第１の導電体膜 １４ 第２の絶縁膜（ＣＶＤＳｉＯ２ 膜）１５
フォトレジスト １６ 第２の導電体膜 １７ 誘電体膜 １８ 第３の導電体膜（プレート電極）２０
フォトレジスト ２０１ Ｓｉ３ Ｎ４ 膜 ２０２ フォトレジスト
Claims (10)
- 【請求項１】 半導体基板に素子分離領域を形成する
工程と、この素子分離領域内の素子領域にＭＯＳトラン
ジスタを形成する工程と、前記半導体基板全面に第１の
絶縁膜を形成する工程と、前記素子分離領域と、前記Ｍ
ＯＳトランジスタのゲート電極に囲まれた前記素子領域
の前記第１の絶縁膜に第１のコンタクト孔を形成する工
程と、前記第１の絶縁膜上および前記第１のコンタクト
孔内に第１の導電体膜を形成する工程と、前記第１の導
電体膜上に、第２の絶縁膜を形成する工程と、前記第２
の絶縁膜に第２のコンタクト孔を形成し、この部分の前
記第１のコンタクト孔上に形成された前記第１の導電体
を露出する工程と、前記第２のコンタクト孔内壁を覆う
ように、前記第２の絶縁膜上に第２の導電体膜を形成す
る工程と、前記第２のコンタクト孔内を除いて前記第２
の絶縁膜表面に形成されている前記第２の導電体膜を除
去する工程と、前記第２の絶縁膜を除去して前記第１の
導電体膜を部分的に露出させる工程と、 前記第１の
導電体膜の前記露出している部分を除去する工程と、前
記第１および第２の導電体膜を覆うように、前記半導体
基板全面に誘電体膜を形成する工程と、前記誘電体膜上
に第３の導電体膜を形成する工程とを具備したことを特
徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板に素子分離領域を形成する
工程と、この素子分離領域内の素子領域にＭＯＳトラン
ジスタを形成する工程と、前記半導体基板全面に第１の
絶縁膜を形成する工程と、前記素子分離領域と、前記Ｍ
ＯＳトランジスタのゲート電極に囲まれた前記素子領域
の前記第１の絶縁膜に第１のコンタクト孔を形成する工
程と、前記第１の絶縁膜上および前記第１のコンタクト
孔内に第１の導電体膜を形成する工程と、前記第１の導
電体膜上に、第２の絶縁膜を形成する工程と、前記第２
の絶縁膜に所定のパタ−ンを有するレジストを形成する
工程と、前記レジストをマスクとして前記第２の絶縁膜
に第２のコンタクト孔を形成して、この部分の前記第１
のコンタクト孔に形成された前記第１の導電体を露出す
る工程と、前記レジストをマスクとして前記第２の絶縁
膜を前記第２のコンタクト孔から等方性エッチングを行
って前記第２のコンタクト孔径を拡大する工程と、前記
第２のコンタクト孔内壁を覆うように、前記第２の絶縁
膜に第２の導電体膜を形成する工程と、前記第２のコン
タクト孔内を除いて前記第２の絶縁膜表面に形成されて
いる前記第２の導電体膜を除去する工程と、前記第２の
絶縁膜を除去して前記第１の導電体膜を部分的に露出さ
せる工程と、 前記第１の導電体膜の前記露出してい
る部分を除去する工程と、前記第１および第２の導電体
膜を覆うように、誘電体膜を形成する工程と、前記誘電
体膜上に第３の導電体膜を形成する工程とを具備したこ
とを特徴とする半導体装置の製造方法。 - 【請求項３】 前記第１の導電体膜の前記露出してい
る部分を除去する工程において、前記第２の導電体膜を
マスクとして前記第１の導電体膜を選択的にエッチング
除去することを特徴とする請求項１もしくは２に記載の
半導体装置の製造方法。 - 【請求項４】 前記誘電体膜は、ＳｉＯ２ 膜、Ｔａ
２ Ｏ５ 膜、ＳｉＯ２ ／Ｓｉ３ Ｎ４ 膜、ＳｉＯ
２ ／Ｓｉ３ Ｎ４ ／ＳｉＯ２ 膜およびチタン酸・
ジルコン酸鉛強誘電体膜から選ばれたことを特徴とする
請求項１もしくは２に記載の半導体装置の製造方法。 - 【請求項５】 前記誘電体膜に覆われた前記半導体基
板上の前記第１の導電体膜および第２の導電体膜は、筒
状の蓄積ノ−ドを構成することを特徴とする請求項１ま
たは２に記載の半導体装置の製造方法。 - 【請求項６】 前記半導体基板に形成された１メモリ
セルの面積が１μｍ×１．５〜１．６μｍである場合に
おいて、前記筒状蓄積ノ−ドの長径を１．０〜１．４μ
ｍ、短径を０．３〜０．６μｍにすることを特徴とする
請求項５に記載の半導体装置の製造方法。 - 【請求項７】 前記誘電体膜としてＳｉＯ２ 膜もし
くはＳｉＯ２／Ｓｉ３ Ｎ４ 膜を用いる場合において
、前記蓄積ノ−ドの筒状部の高さを０．５〜１．０μｍ
にすることを特徴とする請求項５に記載の半導体装置の
製造方法。 - 【請求項８】 前記誘電体膜としてＴａ２ Ｏ５ 膜
もしくはチタン酸・ジルコン酸鉛強誘電体膜を用いる場
合において、前記蓄積ノ−ドの筒状部の高さを０．５μ
ｍ以下にすることを特徴とする請求項５に記載の半導体
装置の製造方法。 - 【請求項９】 前記第２の絶縁膜に前記第２のコンタ
クト孔を形成する場合において、前記第１の導電体膜は
、前記第２の絶縁膜をエッチングする際のエッチングス
トッパ−として用いることを特徴とする請求項１もしく
は２に記載の半導体装置の製造方法。 - 【請求項１０】 前記ＭＯＳトランジスタの不純物拡
散層に低濃度領域を形成してＬＤＤ構造としたことを特
徴とする請求項１もしくは２に記載の半導体装置の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3092621A JP2535676B2 (ja) | 1991-04-01 | 1991-04-01 | 半導体装置の製造方法 |
| KR1019920005312A KR920020713A (ko) | 1991-04-01 | 1992-03-31 | 반도체 장치의 제조방법 |
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| JP3092621A JP2535676B2 (ja) | 1991-04-01 | 1991-04-01 | 半導体装置の製造方法 |
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| JPH04304671A true JPH04304671A (ja) | 1992-10-28 |
| JP2535676B2 JP2535676B2 (ja) | 1996-09-18 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100244305B1 (ko) * | 1997-04-18 | 2000-02-01 | 김영환 | 반도체 메모리장치의 제조방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04755A (ja) * | 1990-01-26 | 1992-01-06 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JPH0410651A (ja) * | 1990-04-27 | 1992-01-14 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JPH0412564A (ja) * | 1990-05-01 | 1992-01-17 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JPH04212448A (ja) * | 1990-05-02 | 1992-08-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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1991
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1992
- 1992-03-31 KR KR1019920005312A patent/KR920020713A/ko not_active Ceased
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04755A (ja) * | 1990-01-26 | 1992-01-06 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JPH0410651A (ja) * | 1990-04-27 | 1992-01-14 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JPH0412564A (ja) * | 1990-05-01 | 1992-01-17 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JPH04212448A (ja) * | 1990-05-02 | 1992-08-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100244305B1 (ko) * | 1997-04-18 | 2000-02-01 | 김영환 | 반도체 메모리장치의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2535676B2 (ja) | 1996-09-18 |
| KR920020713A (ko) | 1992-11-21 |
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