JPH04305960A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04305960A JPH04305960A JP4958191A JP4958191A JPH04305960A JP H04305960 A JPH04305960 A JP H04305960A JP 4958191 A JP4958191 A JP 4958191A JP 4958191 A JP4958191 A JP 4958191A JP H04305960 A JPH04305960 A JP H04305960A
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- JP
- Japan
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- lsi
- circuit
- signal line
- macro cells
- circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路の構成
に係わり、特に複数のマクロセルから構成されるような
ＬＳＩの設計手法および製造方法を実現するための半導
体装置に関するものである。
に係わり、特に複数のマクロセルから構成されるような
ＬＳＩの設計手法および製造方法を実現するための半導
体装置に関するものである。
【０００２】
【従来の技術】従来のシステムＬＳＩ化方式の一例を図
４に示し説明する。この図４は特開昭６２−２４１３６
５号公報に示されたシステムＬＳＩ化方式であり、１は
ＬＳＩ、２１，２２，２３はそれぞれ独立した第１，第
２，第３の回路、３１，３２，３２はそれぞれセレクタ
回路、Ｔ０，Ｔ１，ＴＮ はそれぞれ第１，第２，第３
の回路２１，２２，２３と接続されるＬＳＩの入出力端
子、ＴＳ０，ＴＳ１はそれぞれセレクタ回路３１，３２
，３３の回路選択端子である。
４に示し説明する。この図４は特開昭６２−２４１３６
５号公報に示されたシステムＬＳＩ化方式であり、１は
ＬＳＩ、２１，２２，２３はそれぞれ独立した第１，第
２，第３の回路、３１，３２，３２はそれぞれセレクタ
回路、Ｔ０，Ｔ１，ＴＮ はそれぞれ第１，第２，第３
の回路２１，２２，２３と接続されるＬＳＩの入出力端
子、ＴＳ０，ＴＳ１はそれぞれセレクタ回路３１，３２
，３３の回路選択端子である。
【０００３】つぎに動作について説明する。まず、回路
選択端子ＴＳ０，ＴＳ１が「００」にセットされると、
入出力端子Ｔ０，Ｔ１，ＴＮは第１の回路２１に接続さ
れ、ＬＳＩ１はこの第１の回路２１の機能を有するＬＳ
Ｉとなる。つぎに、回路選択端子ＴＳ０，ＴＳ１ が「
０１」 にセットされると、入出力端子Ｔ０，Ｔ１，Ｔ
Ｎ は第２の回路２２に接続され、ＬＳＩ１はこの第２
の回路２２の機能を有するＬＳＩとなる。そして、さら
に、回路接続端子ＴＳ０，ＴＳ１が「１０」にセットさ
れると、入出力端子Ｔ０，Ｔ１，ＴＮ は第３の回路２
３に接続され、ＬＳＩ１はこの第３の回路２３の機能を
有するＬＳＩとなる。このように、一つのＬＳＩに複数
の独立した回路を組み込み、この回路とＬＳＩの入出力
ピンとの間にセレクタ回路を設け、このセレクタ回路に
よって入出力ピンと組み込まれた複数回路の一つとを接
続することにより、一種類のＬＳＩを複数の回路機能を
持つＬＳＩとして使用できるので、ＬＳＩの種類を減少
させながら同一種類のＬＳＩの生産個数を増加すること
ができる。
選択端子ＴＳ０，ＴＳ１が「００」にセットされると、
入出力端子Ｔ０，Ｔ１，ＴＮは第１の回路２１に接続さ
れ、ＬＳＩ１はこの第１の回路２１の機能を有するＬＳ
Ｉとなる。つぎに、回路選択端子ＴＳ０，ＴＳ１ が「
０１」 にセットされると、入出力端子Ｔ０，Ｔ１，Ｔ
Ｎ は第２の回路２２に接続され、ＬＳＩ１はこの第２
の回路２２の機能を有するＬＳＩとなる。そして、さら
に、回路接続端子ＴＳ０，ＴＳ１が「１０」にセットさ
れると、入出力端子Ｔ０，Ｔ１，ＴＮ は第３の回路２
３に接続され、ＬＳＩ１はこの第３の回路２３の機能を
有するＬＳＩとなる。このように、一つのＬＳＩに複数
の独立した回路を組み込み、この回路とＬＳＩの入出力
ピンとの間にセレクタ回路を設け、このセレクタ回路に
よって入出力ピンと組み込まれた複数回路の一つとを接
続することにより、一種類のＬＳＩを複数の回路機能を
持つＬＳＩとして使用できるので、ＬＳＩの種類を減少
させながら同一種類のＬＳＩの生産個数を増加すること
ができる。
【０００４】
【発明が解決しようとする課題】上記の従来のシステム
ＬＳＩ化方式では、一つのＬＳＩに複数の独立した回路
を有してはいるものの、目的に応じて使用できるのはそ
の内の１つだけに限定されており、これらの回路を組み
合わせて使うことは構造上不可能であるという課題があ
った。そして、同一種類のＬＳＩの生産個数を増加させ
ることは開発、製造のコスト面では有利ではあるが、一
方ではＬＳＩの用途に応じて、その機能を各用途向けに
細かに最適化したいという要求も存在する。上記の選択
方式では後者の要求に対する充分な解決には成り得てい
ないという課題があった。また、上記の方法では、所望
の回路をＬＳＩの外部から選択するように構成されてい
るためにセレクタ回路および回路選択端子などを必要と
し、チップ面積や実装パッケージなどのコスト面でも不
利であるという課題があった。
ＬＳＩ化方式では、一つのＬＳＩに複数の独立した回路
を有してはいるものの、目的に応じて使用できるのはそ
の内の１つだけに限定されており、これらの回路を組み
合わせて使うことは構造上不可能であるという課題があ
った。そして、同一種類のＬＳＩの生産個数を増加させ
ることは開発、製造のコスト面では有利ではあるが、一
方ではＬＳＩの用途に応じて、その機能を各用途向けに
細かに最適化したいという要求も存在する。上記の選択
方式では後者の要求に対する充分な解決には成り得てい
ないという課題があった。また、上記の方法では、所望
の回路をＬＳＩの外部から選択するように構成されてい
るためにセレクタ回路および回路選択端子などを必要と
し、チップ面積や実装パッケージなどのコスト面でも不
利であるという課題があった。
【０００５】この発明はかかる課題を解決するためにな
されたもので、ＬＳＩの開発や製造コストの有利さを損
なうことなく、用途に応じた機能の最適化をより細かに
、かつ容易に行うことができる半導体装置を得ることを
目的とする。
されたもので、ＬＳＩの開発や製造コストの有利さを損
なうことなく、用途に応じた機能の最適化をより細かに
、かつ容易に行うことができる半導体装置を得ることを
目的とする。
【０００６】
【課題を解決するための手段】この発明による半導体装
置は、ＬＳＩに組み込まれ必ず動作すべき一個以上の回
路と、同時には動作できない複数の回路からなる回路群
と、上記一個以上の回路と上記回路群とが共通に接続さ
れる信号線と、上記回路群の各々と共通な信号線との間
に設けられ、上記回路群をなす各々の回路の動作を選択
的に無効状態とするような回路手段とを備え、この回路
手段の選択にしたがって共通の信号線に適当な回路群が
接続されてなり、ＬＳＩが異なった動作をなすように構
成されるものである。
置は、ＬＳＩに組み込まれ必ず動作すべき一個以上の回
路と、同時には動作できない複数の回路からなる回路群
と、上記一個以上の回路と上記回路群とが共通に接続さ
れる信号線と、上記回路群の各々と共通な信号線との間
に設けられ、上記回路群をなす各々の回路の動作を選択
的に無効状態とするような回路手段とを備え、この回路
手段の選択にしたがって共通の信号線に適当な回路群が
接続されてなり、ＬＳＩが異なった動作をなすように構
成されるものである。
【０００７】
【作用】この発明においては、元となるＬＳＩは一つで
あり、開発、製造はこのＬＳＩに関してのみ行われれば
よい。一方、選択枝としてのマクロセルを複数個含んで
いるので、これらのマクロセルから所望のものだけを選
択することによってＬＳＩの用途に応じた機能の最適化
を細かに、かつ容易に行える。
あり、開発、製造はこのＬＳＩに関してのみ行われれば
よい。一方、選択枝としてのマクロセルを複数個含んで
いるので、これらのマクロセルから所望のものだけを選
択することによってＬＳＩの用途に応じた機能の最適化
を細かに、かつ容易に行える。
【０００８】
【実施例】図１はこの発明による半導体装置の一実施例
を示した回路図である。この図１において、１はＬＳＩ
、２はコアセル、３はこのコアセル２に接続されたバス
信号線、４，５はマクロセル群、６−１，６−２，６−
３，６−４，６−５はバス信号線３に接続されたマクロ
セル選択回路、７，８はマクロセル群４に内蔵されたマ
クロセル、９，１０，１１はマクロセル群６に内蔵され
たマクロセルである。そして、マクロセル７，８はＬＳ
Ｉ１に組み込まれ必ず動作すべき１個以上の回路を構成
し、マクロセル９〜１１は同時には動作できない複数の
回路から回路群を構成している。バス信号線３は上記１
個以上の回路と上記回路群とが共通に接続される信号線
であり、マクロセル選択回路６−１〜６−５は上記回路
群の各々と共通な信号線との間に設けられ上記回路群を
なす各々の回路の動作を選択的に無効状態とするような
回路手段を構成している。そして、この回路手段の選択
にしたがって共通の信号線に適当な回路群が接続されて
なり、ＬＳＩ１が異なった動作をなすように構成されて
いる。
を示した回路図である。この図１において、１はＬＳＩ
、２はコアセル、３はこのコアセル２に接続されたバス
信号線、４，５はマクロセル群、６−１，６−２，６−
３，６−４，６−５はバス信号線３に接続されたマクロ
セル選択回路、７，８はマクロセル群４に内蔵されたマ
クロセル、９，１０，１１はマクロセル群６に内蔵され
たマクロセルである。そして、マクロセル７，８はＬＳ
Ｉ１に組み込まれ必ず動作すべき１個以上の回路を構成
し、マクロセル９〜１１は同時には動作できない複数の
回路から回路群を構成している。バス信号線３は上記１
個以上の回路と上記回路群とが共通に接続される信号線
であり、マクロセル選択回路６−１〜６−５は上記回路
群の各々と共通な信号線との間に設けられ上記回路群を
なす各々の回路の動作を選択的に無効状態とするような
回路手段を構成している。そして、この回路手段の選択
にしたがって共通の信号線に適当な回路群が接続されて
なり、ＬＳＩ１が異なった動作をなすように構成されて
いる。
【０００９】図２および図３は図１に示したマクロセル
選択回路６−１〜６−５の具体例を示した構成図である
。この図２および図３において図１と同一符号のものは
相当部分を示し、１２−１，１２−２，１２−３，１２
−４，１２−５はレジスタを構成するフリップフロップ
、１３はこれら各フリップフロップ１２−１〜１２−５
を駆動するためのクロック信号、１４−１，１４−２，
１４−３，１４−４，１４−５はＮチャネルトランジス
タ素子、１５−１，１５−２，１５−３，１５−４，１
５−５はヒューズ素子、１６−１，１６−２，１６−３
，１６−４，１６−５は高抵抗素子で、この高抵抗素子
１６−１〜１６−５はヒューズ素子１５−１〜１５−５
とそれぞれ直列に接続され、このヒューズ素子１５−１
〜１５−５と高抵抗素子１６−１〜１６−５の各接続点
はそれぞれＮチャネルトランジスタ素子１４−１〜１４
−５の各ゲートに接続されている。
選択回路６−１〜６−５の具体例を示した構成図である
。この図２および図３において図１と同一符号のものは
相当部分を示し、１２−１，１２−２，１２−３，１２
−４，１２−５はレジスタを構成するフリップフロップ
、１３はこれら各フリップフロップ１２−１〜１２−５
を駆動するためのクロック信号、１４−１，１４−２，
１４−３，１４−４，１４−５はＮチャネルトランジス
タ素子、１５−１，１５−２，１５−３，１５−４，１
５−５はヒューズ素子、１６−１，１６−２，１６−３
，１６−４，１６−５は高抵抗素子で、この高抵抗素子
１６−１〜１６−５はヒューズ素子１５−１〜１５−５
とそれぞれ直列に接続され、このヒューズ素子１５−１
〜１５−５と高抵抗素子１６−１〜１６−５の各接続点
はそれぞれＮチャネルトランジスタ素子１４−１〜１４
−５の各ゲートに接続されている。
【００１０】つぎに図１に示す実施例の動作を図２およ
び図３を参照して説明する。まず、コアセル２は、例え
ば、ＭＰＵなどに相当するものであり、この発明による
半導体素子全体の機能として基本的に備えなければなら
ない部分を実現しているセルである。一方、マクロセル
群４，５はコアセル２を補助する機能を実現するもので
あり、ＤＭＡ機能やインタフェース機能、その他多数の
機能を想定することができる。そして、これらマクロセ
ル群４，５はコアセル２に対してバス信号線３で接続さ
れ、互いに通信を行いながら動作しているものと考える
。ところで、コアセル２の機能を補助すべきマクロセル
が持つ機能は、このＬＳＩの用途によって様々な異なる
ものと考えられる。そこで、、マクロセル群４に含まれ
るマクロセル７と８とは、機能に違いがあって、所望の
ＬＳＩ機能に応じていずれかを選択できるように構成さ
れている。同様にマクロセル群５に含まれるマクロセル
９，１０，１１も、いずれかを一つを選択できるものと
する。そして、マクロセル群４のいずれかのマクロセル
と、マクロセル群５のいずれかのマクロセルとはコアセ
ル２に対して同時に動作することが可能である。
び図３を参照して説明する。まず、コアセル２は、例え
ば、ＭＰＵなどに相当するものであり、この発明による
半導体素子全体の機能として基本的に備えなければなら
ない部分を実現しているセルである。一方、マクロセル
群４，５はコアセル２を補助する機能を実現するもので
あり、ＤＭＡ機能やインタフェース機能、その他多数の
機能を想定することができる。そして、これらマクロセ
ル群４，５はコアセル２に対してバス信号線３で接続さ
れ、互いに通信を行いながら動作しているものと考える
。ところで、コアセル２の機能を補助すべきマクロセル
が持つ機能は、このＬＳＩの用途によって様々な異なる
ものと考えられる。そこで、、マクロセル群４に含まれ
るマクロセル７と８とは、機能に違いがあって、所望の
ＬＳＩ機能に応じていずれかを選択できるように構成さ
れている。同様にマクロセル群５に含まれるマクロセル
９，１０，１１も、いずれかを一つを選択できるものと
する。そして、マクロセル群４のいずれかのマクロセル
と、マクロセル群５のいずれかのマクロセルとはコアセ
ル２に対して同時に動作することが可能である。
【００１１】いま、所望のＬＳＩの機能がコアセル２と
マクロセル７およびマクロセル１０の組み合わせで実現
できるものとする。したがって、マクロセル８，９，１
１の機能は不要となるので、マクロセル選択回路６を使
ってこれらをバス信号線３から切り離す。そして、この
マクロセル選択回路６の具体的な構成と動作に関しては
後述する。以上の説明により、ＬＳＩ１の機能的な構成
はコアセル２とマクロセル７およびマクロセル１０とが
バス信号線３で接続されたものとなる。そして、他のマ
クロセルもＬＳＩ上に存在するが機能には寄与しない。
マクロセル７およびマクロセル１０の組み合わせで実現
できるものとする。したがって、マクロセル８，９，１
１の機能は不要となるので、マクロセル選択回路６を使
ってこれらをバス信号線３から切り離す。そして、この
マクロセル選択回路６の具体的な構成と動作に関しては
後述する。以上の説明により、ＬＳＩ１の機能的な構成
はコアセル２とマクロセル７およびマクロセル１０とが
バス信号線３で接続されたものとなる。そして、他のマ
クロセルもＬＳＩ上に存在するが機能には寄与しない。
【００１２】つぎに、図２の場合、この図２に示すよう
に、クロック信号１３で駆動されるフリップフロップ１
２がレジスタを構成しており、このレジスタの各ビット
の出力信号がＮチャネルトランジスタ素子１４のゲート
端子に接続されている。そして、先の説明のように、コ
アセル２とマクロセル７および１０がバス信号線３で相
互に接続された構成のＬＳＩを得るには、クロック信号
１３を使って、レジスタを構成する５個のフリップフロ
ップ１２−１，１２−２，１２−３，１２−４，１２−
５に左から順に「１，０，０，１，０」を書込む。ここ
で、それぞれのフリップフロップ１２−１〜１２−５の
出力信号が５個のＮチャネルトランジスタ１４−１，１
４−２，１４−３，１４−４，１４−５のゲート端子に
接続されているため、このＮチャネルトランジスタ１４
−１，１４−２，１４−３，１４−４，１４−５は左側
から順に［ＯＮ，ＯＦＦ，ＯＦＦ，ＯＮ，ＯＦＦ」状態
になる。したがって、バス信号線３に対してコアセル２
とマクロセル７，１０が接続され、マクロセル８，９，
１０が切り離された状態のＬＳＩが構成されたことにな
る。
に、クロック信号１３で駆動されるフリップフロップ１
２がレジスタを構成しており、このレジスタの各ビット
の出力信号がＮチャネルトランジスタ素子１４のゲート
端子に接続されている。そして、先の説明のように、コ
アセル２とマクロセル７および１０がバス信号線３で相
互に接続された構成のＬＳＩを得るには、クロック信号
１３を使って、レジスタを構成する５個のフリップフロ
ップ１２−１，１２−２，１２−３，１２−４，１２−
５に左から順に「１，０，０，１，０」を書込む。ここ
で、それぞれのフリップフロップ１２−１〜１２−５の
出力信号が５個のＮチャネルトランジスタ１４−１，１
４−２，１４−３，１４−４，１４−５のゲート端子に
接続されているため、このＮチャネルトランジスタ１４
−１，１４−２，１４−３，１４−４，１４−５は左側
から順に［ＯＮ，ＯＦＦ，ＯＦＦ，ＯＮ，ＯＦＦ」状態
になる。したがって、バス信号線３に対してコアセル２
とマクロセル７，１０が接続され、マクロセル８，９，
１０が切り離された状態のＬＳＩが構成されたことにな
る。
【００１３】なお、レジスタを構成する素子は、フリッ
プフロップに限定される必要はなく、不揮発性のメモリ
素子に置き換えても同様の動作が得られるのはもちろん
である。いずれにしても、所望のＬＳＩの構成を得るた
めのコアセルとマクロセルの組み合わせは種々存在し得
るが、その組み合わせを設定するのは、上記のようなＬ
ＳＩユーザ側での簡単な作業だけで行うものであり、Ｌ
ＳＩの製造工程はひとつだけである。
プフロップに限定される必要はなく、不揮発性のメモリ
素子に置き換えても同様の動作が得られるのはもちろん
である。いずれにしても、所望のＬＳＩの構成を得るた
めのコアセルとマクロセルの組み合わせは種々存在し得
るが、その組み合わせを設定するのは、上記のようなＬ
ＳＩユーザ側での簡単な作業だけで行うものであり、Ｌ
ＳＩの製造工程はひとつだけである。
【００１４】一方、図３の場合には、この図３に示すよ
うに電源に接続されたヒューズ素子１５−１，１５−２
，１５−３，１５−４，１５−５とグランドに接続され
た高抵抗素子１６−１，１６−２，１６−３，１６−４
，１６−５とがあり、このヒューズ素子１５−１〜１５
−５渡航抵抗素子１６−１〜１６−５の他端は共通にＮ
チャネルトランジスタ素子１４−１，１４−２，１４−
３，１４−４，１４−５の各ゲート端子にそれぞれ接続
されている。先の説明のように、コアセル２とマクロセ
ル７および１０がバス信号線３で相互に接続された構成
のＬＳＩを得るには、製造工程においてレーザ光照射等
による熱溶断を利用してヒューズ素子１５−１，１５−
２，１５−３，１５−４，１５−５を左側から順に「１
，０，０，１，０」の状態に設定する。（ここで「０」
はヒューズ素子の切断状態を、「１」は非切断状態をそ
れぞれ表している）そして、それぞれのヒューズ素子１
５と高抵抗素子１６の共通出力信号が５個のＮチャネル
トランジスタ１４−１〜１４−５のゲート端子に接続さ
れているため、このＮチャネルトランジスタ１４−１，
１４−２，１４−３，１４−４，１４−５は左側から順
に［ＯＮ，ＯＦＦ，ＯＦＦ，ＯＮ，ＯＦＦ」状態になる
。したがって、バス信号線３に対してコアセル２とマク
ロセル７，１０が接続され、マクロセル８，９，１１が
切り離された状態のＬＳＩが構成されたことになる。
うに電源に接続されたヒューズ素子１５−１，１５−２
，１５−３，１５−４，１５−５とグランドに接続され
た高抵抗素子１６−１，１６−２，１６−３，１６−４
，１６−５とがあり、このヒューズ素子１５−１〜１５
−５渡航抵抗素子１６−１〜１６−５の他端は共通にＮ
チャネルトランジスタ素子１４−１，１４−２，１４−
３，１４−４，１４−５の各ゲート端子にそれぞれ接続
されている。先の説明のように、コアセル２とマクロセ
ル７および１０がバス信号線３で相互に接続された構成
のＬＳＩを得るには、製造工程においてレーザ光照射等
による熱溶断を利用してヒューズ素子１５−１，１５−
２，１５−３，１５−４，１５−５を左側から順に「１
，０，０，１，０」の状態に設定する。（ここで「０」
はヒューズ素子の切断状態を、「１」は非切断状態をそ
れぞれ表している）そして、それぞれのヒューズ素子１
５と高抵抗素子１６の共通出力信号が５個のＮチャネル
トランジスタ１４−１〜１４−５のゲート端子に接続さ
れているため、このＮチャネルトランジスタ１４−１，
１４−２，１４−３，１４−４，１４−５は左側から順
に［ＯＮ，ＯＦＦ，ＯＦＦ，ＯＮ，ＯＦＦ」状態になる
。したがって、バス信号線３に対してコアセル２とマク
ロセル７，１０が接続され、マクロセル８，９，１１が
切り離された状態のＬＳＩが構成されたことになる。
【００１５】なお、上記実施例では、ヒューズ素子を設
けた場合を例にとって説明したが、特にヒューズ素子１
５を設けなくとも、配線材だけで直接電源に接続してお
き、これの切断、非切断で同様の動作が得られることは
もちろんである。いずれにしても、この場合には所望の
ＬＳＩの構成を得るためのコアセルとマクロセルとの組
み合わせは各々のヒューズ素子、あるいは配線材を切断
するか否かに依っているため、ＬＳＩの製造側での作り
分けが必要になる。ただし、ＬＳＩの製造工程の大部分
は共通化が可能であり、最終工程でのレーザ光等による
ヒューズの熱溶断だけを各々のＬＳＩに対して行えばよ
いから、製造コストの上昇は最小限に抑えることができ
る。
けた場合を例にとって説明したが、特にヒューズ素子１
５を設けなくとも、配線材だけで直接電源に接続してお
き、これの切断、非切断で同様の動作が得られることは
もちろんである。いずれにしても、この場合には所望の
ＬＳＩの構成を得るためのコアセルとマクロセルとの組
み合わせは各々のヒューズ素子、あるいは配線材を切断
するか否かに依っているため、ＬＳＩの製造側での作り
分けが必要になる。ただし、ＬＳＩの製造工程の大部分
は共通化が可能であり、最終工程でのレーザ光等による
ヒューズの熱溶断だけを各々のＬＳＩに対して行えばよ
いから、製造コストの上昇は最小限に抑えることができ
る。
【００１６】
【発明の効果】以上説明したようにこの発明の半導体装
置は、一つのＬＳＩ中に基本的な機能を狙うコアセルと
、これを補助する機能の異なった冗長な数のマクロセル
群とが用意されている。そして、これらのマクロセルは
ＬＳＩ内の共通のバス信号線を介してコアセルと接続さ
れており、さらにマクロセル群の中からＬＳＩの用途に
応じて所望のものだけをバス信号線に選択的に接続し、
不要なものは共通の信号線から切断することができるよ
うな手段とを備え、選択枝としてのマクロセルを含んで
いるので、これらのマクロセルから所望のものだけを選
択動作させることによって、用途に応じたＬＳＩの機能
の最適化が細かに、かつ容易に行うことができる効果が
ある。一方、元となるＬＳＩは一つであり、開発、製造
はこのＬＳＩに関してのみ行えばよい。以上から、この
発明は、単一のＬＳＩを多量に生産することによる開発
、製造、設備、生産管理などのコスト面での利点と、用
途に応じたＬＳＩの機能の最適化を柔軟に行うことがで
きることに利点とを合わせもつという効果がある。
置は、一つのＬＳＩ中に基本的な機能を狙うコアセルと
、これを補助する機能の異なった冗長な数のマクロセル
群とが用意されている。そして、これらのマクロセルは
ＬＳＩ内の共通のバス信号線を介してコアセルと接続さ
れており、さらにマクロセル群の中からＬＳＩの用途に
応じて所望のものだけをバス信号線に選択的に接続し、
不要なものは共通の信号線から切断することができるよ
うな手段とを備え、選択枝としてのマクロセルを含んで
いるので、これらのマクロセルから所望のものだけを選
択動作させることによって、用途に応じたＬＳＩの機能
の最適化が細かに、かつ容易に行うことができる効果が
ある。一方、元となるＬＳＩは一つであり、開発、製造
はこのＬＳＩに関してのみ行えばよい。以上から、この
発明は、単一のＬＳＩを多量に生産することによる開発
、製造、設備、生産管理などのコスト面での利点と、用
途に応じたＬＳＩの機能の最適化を柔軟に行うことがで
きることに利点とを合わせもつという効果がある。
【図１】この発明による半導体装置の一実施例を示した
回路図である。
回路図である。
【図２】図１に示したマクロセル選択回路の具体例を示
した構成図である。
した構成図である。
【図３】図１に示したマクロセル選択回路の他の具体例
を示した構成図である。
を示した構成図である。
【図４】従来のシステムＬＳＩ化方式の一例を示した構
成図である。
成図である。
１ ＬＳＩ
２ コアセル
３ バス信号線
４，５ マクロセル群
６ マクロセル選択回路
７〜１１ マクロセル
Claims (1)
- 【請求項１】 ＬＳＩに組み込まれ必ず動作すべき一
個以上の回路と、同時には動作できない複数の回路から
なる回路群と、前記一個以上の回路と前記回路群とが共
通に接続される信号線と、前記回路群の各々と共通な信
号線との間に設けられ前記回路群をなす各々の回路の動
作を選択的に無効状態とするような回路手段とを備え、
この回路手段の選択にしたがって共通の信号線に適当な
回路群が接続されてなり、ＬＳＩが異なった動作をなす
ように構成されることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4958191A JPH04305960A (ja) | 1991-03-14 | 1991-03-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4958191A JPH04305960A (ja) | 1991-03-14 | 1991-03-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04305960A true JPH04305960A (ja) | 1992-10-28 |
Family
ID=12835187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4958191A Pending JPH04305960A (ja) | 1991-03-14 | 1991-03-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04305960A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098226A (ja) * | 1995-06-15 | 1997-01-10 | Nec Corp | 半導体装置及びその製造方法 |
| JP2002076242A (ja) * | 2000-08-28 | 2002-03-15 | Nec Corp | 半導体装置 |
| US8243467B2 (en) | 2007-02-13 | 2012-08-14 | Nec Corporation | Semiconductor device |
-
1991
- 1991-03-14 JP JP4958191A patent/JPH04305960A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098226A (ja) * | 1995-06-15 | 1997-01-10 | Nec Corp | 半導体装置及びその製造方法 |
| JP2002076242A (ja) * | 2000-08-28 | 2002-03-15 | Nec Corp | 半導体装置 |
| US8243467B2 (en) | 2007-02-13 | 2012-08-14 | Nec Corporation | Semiconductor device |
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