JPH04306725A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04306725A JPH04306725A JP3071306A JP7130691A JPH04306725A JP H04306725 A JPH04306725 A JP H04306725A JP 3071306 A JP3071306 A JP 3071306A JP 7130691 A JP7130691 A JP 7130691A JP H04306725 A JPH04306725 A JP H04306725A
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- JP
- Japan
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- input
- analog signal
- digital signal
- output
- inverter
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、更
に詳しくは、アナログ信号の入力又は出力回路部とデジ
タル信号の入力回路部とが共通の一のポートに接続され
る形式の入出力回路を有する半導体装置に関する。
に詳しくは、アナログ信号の入力又は出力回路部とデジ
タル信号の入力回路部とが共通の一のポートに接続され
る形式の入出力回路を有する半導体装置に関する。
【０００２】マイクロコンピュータシステムにおいては
、システムの汎用性を高めるため、アナログ信号及びデ
ジタル信号の何れでも選択的に入力（又は出力）できる
アナログ・デジタル兼用の入出力回路を採用するものが
ある。この選択は、マイクロコンピュータシステムによ
って制御される機器側の仕様によって定まるのが通例で
ある。
、システムの汎用性を高めるため、アナログ信号及びデ
ジタル信号の何れでも選択的に入力（又は出力）できる
アナログ・デジタル兼用の入出力回路を採用するものが
ある。この選択は、マイクロコンピュータシステムによ
って制御される機器側の仕様によって定まるのが通例で
ある。
【０００３】
【従来の技術】従来の半導体装置における上記形式の入
出力回路について図３を参照して説明する。同図はマイ
クロコンピュータシステムの回路図の一例である。同図
に示した半導体装置では、入出力回路Ｐにおいて、Ｉ／
Ｏピンに接続されたパッド部１から入力されたアナログ
信号又はデジタル信号は、アナログ信号入力を受けこの
信号が基準値以上であることを検出してこの旨を出力す
るコンパレータ２と、デジタル信号入力を受けてこれを
次段のインバータ４に出力する入力バッファを成すＣ−
ＭＯＳインバータ３の双方に入力される。双方の入力回
路部の出力は、図示しない選択信号及びアドレスを介し
て導通するゲート５を介してデータバス６に伝達され、
更にデータバス６を経由してＣＰＵ７に与えられる。コ
ンパレータ２及びＣ−ＭＯＳインバータ３は夫々、アナ
ログ信号又はデジタル信号の何れが入力されるときにも
、その入力を受けて入力の信号レベルに規定された作動
状態にある。
出力回路について図３を参照して説明する。同図はマイ
クロコンピュータシステムの回路図の一例である。同図
に示した半導体装置では、入出力回路Ｐにおいて、Ｉ／
Ｏピンに接続されたパッド部１から入力されたアナログ
信号又はデジタル信号は、アナログ信号入力を受けこの
信号が基準値以上であることを検出してこの旨を出力す
るコンパレータ２と、デジタル信号入力を受けてこれを
次段のインバータ４に出力する入力バッファを成すＣ−
ＭＯＳインバータ３の双方に入力される。双方の入力回
路部の出力は、図示しない選択信号及びアドレスを介し
て導通するゲート５を介してデータバス６に伝達され、
更にデータバス６を経由してＣＰＵ７に与えられる。コ
ンパレータ２及びＣ−ＭＯＳインバータ３は夫々、アナ
ログ信号又はデジタル信号の何れが入力されるときにも
、その入力を受けて入力の信号レベルに規定された作動
状態にある。
【０００４】
【発明が解決しようとする課題】従来のアナログ信号及
びデジタル信号兼用の入出力回路を有する半導体装置の
場合、アナログ信号が入力されるときにおいては、デジ
タル信号の入力回路部であるＣ−ＭＯＳインバータ３は
、このアナログ信号によって規定される作動状態にある
。ところでこのアナログ信号が、例えば０−５Ｖ系のＣ
−ＭＯＳインバータ３を構成する各Ｐチャネル及びＮチ
ャネルＭＯＳトランジスタ３Ａ、３Ｂの双方のしきい値
附近例えば２Ｖ附近の信号レベルを有するときには、場
合によって双方のＭＯＳトランジスタ３Ａ、３Ｂが何れ
も導通してこれらを貫流する貫通電流が流れ、この結果
無駄な電力の消費が生ずるおそれがある。しかし、この
形式の入出力回路を有する半導体装置において従来この
点について問題とされる例は無かった。
びデジタル信号兼用の入出力回路を有する半導体装置の
場合、アナログ信号が入力されるときにおいては、デジ
タル信号の入力回路部であるＣ−ＭＯＳインバータ３は
、このアナログ信号によって規定される作動状態にある
。ところでこのアナログ信号が、例えば０−５Ｖ系のＣ
−ＭＯＳインバータ３を構成する各Ｐチャネル及びＮチ
ャネルＭＯＳトランジスタ３Ａ、３Ｂの双方のしきい値
附近例えば２Ｖ附近の信号レベルを有するときには、場
合によって双方のＭＯＳトランジスタ３Ａ、３Ｂが何れ
も導通してこれらを貫流する貫通電流が流れ、この結果
無駄な電力の消費が生ずるおそれがある。しかし、この
形式の入出力回路を有する半導体装置において従来この
点について問題とされる例は無かった。
【０００５】本発明は、上記従来の半導体装置の問題に
鑑み、選択的にアナログ信号又はデジタル信号が入力（
或いは出力）される入出力回路を有する半導体装置にお
いて、アナログ信号が入力又は出力されるときにデジタ
ル信号の入力回路部において電力の無駄な消費が生じな
いよう改良し、もって電力消費の少ない入出力回路を有
する半導体装置を提供することを目的とする。
鑑み、選択的にアナログ信号又はデジタル信号が入力（
或いは出力）される入出力回路を有する半導体装置にお
いて、アナログ信号が入力又は出力されるときにデジタ
ル信号の入力回路部において電力の無駄な消費が生じな
いよう改良し、もって電力消費の少ない入出力回路を有
する半導体装置を提供することを目的とする。
【０００６】
【課題を達成するための手段】図１は、本発明の一実施
例の半導体装置の回路図である。同図において、１はポ
ートを成すパッド部、２はアナログ信号の入力回路部、
３はデジタル信号の入力回路部、１０は選択情報出力手
段、１１は入力阻止手段である。
例の半導体装置の回路図である。同図において、１はポ
ートを成すパッド部、２はアナログ信号の入力回路部、
３はデジタル信号の入力回路部、１０は選択情報出力手
段、１１は入力阻止手段である。
【０００７】前記目的を達成するため本発明の半導体装
置は、図１に例示したように、アナログ信号の入力又は
出力回路部（２）とデジタル信号の入力回路部（３）と
が共通の一のポート（１）に接続されて選択的にアナロ
グ信号又はデジタル信号の一つが前記一のポート（１）
に入力又は出力される形式の入出力回路を有する半導体
装置において、前記選択がアナログ信号又はデジタル信
号の何れであるかについての情報を出力する選択情報出
力手段（１０）と、前記情報がアナログ信号の選択を示
すとき前記デジタル信号の入力回路部（３）への信号入
力を阻止する入力阻止手段（１１）とを設けたことを特
徴とするものである。
置は、図１に例示したように、アナログ信号の入力又は
出力回路部（２）とデジタル信号の入力回路部（３）と
が共通の一のポート（１）に接続されて選択的にアナロ
グ信号又はデジタル信号の一つが前記一のポート（１）
に入力又は出力される形式の入出力回路を有する半導体
装置において、前記選択がアナログ信号又はデジタル信
号の何れであるかについての情報を出力する選択情報出
力手段（１０）と、前記情報がアナログ信号の選択を示
すとき前記デジタル信号の入力回路部（３）への信号入
力を阻止する入力阻止手段（１１）とを設けたことを特
徴とするものである。
【０００８】
【作用】選択情報出力手段は、アナログ信号又はデジタ
ル信号の何れが選択されたかについての情報を出力し、
この情報を受けて入力阻止手段は、入力選択がアナログ
信号の場合にはポートから入力されるアナログ信号がデ
ジタル信号の入力回路部に入力されることを阻止し、こ
の結果デジタル信号の入力回路部においてアナログ信号
の電圧レベルに依存して発生するおそれのある無駄な電
力の消費を防止する。
ル信号の何れが選択されたかについての情報を出力し、
この情報を受けて入力阻止手段は、入力選択がアナログ
信号の場合にはポートから入力されるアナログ信号がデ
ジタル信号の入力回路部に入力されることを阻止し、こ
の結果デジタル信号の入力回路部においてアナログ信号
の電圧レベルに依存して発生するおそれのある無駄な電
力の消費を防止する。
【０００９】
【実施例】図面を参照して本発明を更に説明する。図１
のマイクロコンピュータシステムの入出力回路Ｐでは、
入力ポートを成すパッド部１には、アナログ信号の入力
回路部を成すチョッパ型コンパレータ２の一方の入力と
、デジタル信号の入力回路部を成すインバータ３の入力
とが接続されている。コンパレータ２では、アナログ信
号が他方の入力である基準電圧と比較され、入力アナロ
グ信号が基準電圧以上であれば出力“１”が、基準電圧
未満であれば出力“０”が夫々データバス６に、更にこ
のデータバス６を介してＣＰＵ７に伝達される。
のマイクロコンピュータシステムの入出力回路Ｐでは、
入力ポートを成すパッド部１には、アナログ信号の入力
回路部を成すチョッパ型コンパレータ２の一方の入力と
、デジタル信号の入力回路部を成すインバータ３の入力
とが接続されている。コンパレータ２では、アナログ信
号が他方の入力である基準電圧と比較され、入力アナロ
グ信号が基準電圧以上であれば出力“１”が、基準電圧
未満であれば出力“０”が夫々データバス６に、更にこ
のデータバス６を介してＣＰＵ７に伝達される。
【００１０】Ｃ−ＭＯＳインバータ３には入力阻止手段
を成すＮチャネルＭＯＳトランジスタ１１が直列に接続
され、ＮチャネルＭＯＳトランジスタ１１のゲートには
選択情報出力手段を成すフリップフロップ１０の出力が
接続されている。Ｃ−ＭＯＳインバータ３の出力ノード
ｎ１は、次段の第二のインバータ４の入力に接続される
と共に、ＰチャネルＭＯＳトランジスタ１２のソース・
ドレイン路を介して高電位電源ＶＤＤに接続されている
。 ＰチャネルＭＯＳトランジスタ１２のゲートは入力阻止
手段を成す前記ＮチャネルＭＯＳトランジスタ１１のゲ
ートと共通に接続されている。第二のインバータ４の出
力は、アドレス選択及びデジタル信号選択情報を介して
導通するゲート５及びデータバス６を介してＣＰＵ７に
与えられる。なお、第二のインバータ４もＣ−ＭＯＳト
ランジスタとして構成されている。
を成すＮチャネルＭＯＳトランジスタ１１が直列に接続
され、ＮチャネルＭＯＳトランジスタ１１のゲートには
選択情報出力手段を成すフリップフロップ１０の出力が
接続されている。Ｃ−ＭＯＳインバータ３の出力ノード
ｎ１は、次段の第二のインバータ４の入力に接続される
と共に、ＰチャネルＭＯＳトランジスタ１２のソース・
ドレイン路を介して高電位電源ＶＤＤに接続されている
。 ＰチャネルＭＯＳトランジスタ１２のゲートは入力阻止
手段を成す前記ＮチャネルＭＯＳトランジスタ１１のゲ
ートと共通に接続されている。第二のインバータ４の出
力は、アドレス選択及びデジタル信号選択情報を介して
導通するゲート５及びデータバス６を介してＣＰＵ７に
与えられる。なお、第二のインバータ４もＣ−ＭＯＳト
ランジスタとして構成されている。
【００１１】フリップフロップ１０は、Ｄフリップフロ
ップとして構成され、データバス６を介してＣＰＵ７か
ら例えばその初期化時点でラッチ信号（アドレス）と共
に選択情報信号が入力される。入力信号として、デジタ
ル信号が選択された場合には選択情報信号としてＤ端子
に“１”が入力され、またアナログ信号が選択された場
合には同様に“０”が入力される。この結果、フリップ
フロップ１０の出力Ｑは、入力選択がデジタル信号の場
合にはＨレベルとなり、またアナログ信号の場合にはＬ
レベルとなる。
ップとして構成され、データバス６を介してＣＰＵ７か
ら例えばその初期化時点でラッチ信号（アドレス）と共
に選択情報信号が入力される。入力信号として、デジタ
ル信号が選択された場合には選択情報信号としてＤ端子
に“１”が入力され、またアナログ信号が選択された場
合には同様に“０”が入力される。この結果、フリップ
フロップ１０の出力Ｑは、入力選択がデジタル信号の場
合にはＨレベルとなり、またアナログ信号の場合にはＬ
レベルとなる。
【００１２】上記構成により、入力選択がアナログ信号
の場合には、ＮチャネルＭＯＳトランジスタ１１はオフ
、ＰチャネルＭＯＳトランジスタ１２はオンとなる。 この結果、Ｃ−ＭＯＳインバータ３ではその入力の如何
を問わずソース・ドレイン路を流れる電流が阻止され、
、またその出力ノードｎ１はＰチャネルＭＯＳトランジ
スタ１２によって高電位電源ＶＤＤに導通されＨレベル
に維持される。ＰチャネルＭＯＳトランジスタ１２によ
りノードｎ１が浮動レベルになることが防止され、次段
のインバータ４の入力が浮動してこのインバータに発生
するおそれのある貫通電流が防止される。
の場合には、ＮチャネルＭＯＳトランジスタ１１はオフ
、ＰチャネルＭＯＳトランジスタ１２はオンとなる。 この結果、Ｃ−ＭＯＳインバータ３ではその入力の如何
を問わずソース・ドレイン路を流れる電流が阻止され、
、またその出力ノードｎ１はＰチャネルＭＯＳトランジ
スタ１２によって高電位電源ＶＤＤに導通されＨレベル
に維持される。ＰチャネルＭＯＳトランジスタ１２によ
りノードｎ１が浮動レベルになることが防止され、次段
のインバータ４の入力が浮動してこのインバータに発生
するおそれのある貫通電流が防止される。
【００１３】入力選択がデジタル信号の場合には、Ｎチ
ャネルＭＯＳトランジスタ１１はオン、ＰチャネルＭＯ
Ｓトランジスタ１２はオフとなり、Ｃ−ＭＯＳインバー
タ３はデジタル信号を受けて通常の作動をし、次段の第
二のインバータ４を介してデジタル信号を伝達する。
ャネルＭＯＳトランジスタ１１はオン、ＰチャネルＭＯ
Ｓトランジスタ１２はオフとなり、Ｃ−ＭＯＳインバー
タ３はデジタル信号を受けて通常の作動をし、次段の第
二のインバータ４を介してデジタル信号を伝達する。
【００１４】図１の実施例の変形例として、入力阻止手
段を成すＰチャネルＭＯＳトランジスタをＣ−ＭＯＳイ
ンバータ３の電流路と直列にその高電位電源ＶＤＤ側に
設け、且つＮチャネルＭＯＳトランジスタを、そのソー
ス・ドレイン路がノードｎ１と低電位電源ＧＮＤとの間
に配されるように設ける構成も採用できる。 なお、
この場合選択情報の出力が前記とは逆にアナログ信号選
択時にＨレベルとして出力されるようにする。
段を成すＰチャネルＭＯＳトランジスタをＣ−ＭＯＳイ
ンバータ３の電流路と直列にその高電位電源ＶＤＤ側に
設け、且つＮチャネルＭＯＳトランジスタを、そのソー
ス・ドレイン路がノードｎ１と低電位電源ＧＮＤとの間
に配されるように設ける構成も採用できる。 なお、
この場合選択情報の出力が前記とは逆にアナログ信号選
択時にＨレベルとして出力されるようにする。
【００１５】図２は第二の実施例の回路図である。この
実施例では、Ｃ−ＭＯＳインバータ３と直列に接続され
る入力阻止手段として、相互に直列に接続されたＰチャ
ネルＭＯＳトランジスタ１１Ａ及びＮチャネルＭＯＳト
ランジスタ１１Ｂを設け、相互の直列接続点を出力ノー
ドｎ２とし、更にＰチャネルＭＯＳトランジスタ１１Ａ
のゲートを制御する第三のインバータ１３を配すること
で、双方のＭＯＳトランジスタ１１Ａ、１１Ｂをアナロ
グ信号の選択時にオフとしている。また、第二のインバ
ータ４と逆並列に第四のインバータ１４を備えている。 第四のインバータ１４は、オン抵抗の大きなＭＯＳトラ
ンジスタから構成されており、第二のインバータ４と共
にラッチ回路の機能を果すものである。
実施例では、Ｃ−ＭＯＳインバータ３と直列に接続され
る入力阻止手段として、相互に直列に接続されたＰチャ
ネルＭＯＳトランジスタ１１Ａ及びＮチャネルＭＯＳト
ランジスタ１１Ｂを設け、相互の直列接続点を出力ノー
ドｎ２とし、更にＰチャネルＭＯＳトランジスタ１１Ａ
のゲートを制御する第三のインバータ１３を配すること
で、双方のＭＯＳトランジスタ１１Ａ、１１Ｂをアナロ
グ信号の選択時にオフとしている。また、第二のインバ
ータ４と逆並列に第四のインバータ１４を備えている。 第四のインバータ１４は、オン抵抗の大きなＭＯＳトラ
ンジスタから構成されており、第二のインバータ４と共
にラッチ回路の機能を果すものである。
【００１６】入力回路がデジタル信号入力の選択下で使
用されているとき、第二のインバータ４の出力ノードｎ
３が例えばＨレベルにあったとし且つデジタル信号が論
理“Ｌ”になったときには、ノードｎ３のＨレベルによ
り第四のインバータのＮチャネルトＭＯＳランジスタが
オンとなり、このＭＯＳトランジスタと、デジタル信号
入力の論理からオンとなるＰチャネルＭＯＳトランジス
タ３Ａ、及びデジタル信号選択によりフリップフロップ
１０からの出力ＱでオンとなるＰチャネルＭＯＳトラン
ジスタ１１Ａとで直列回路を形成し、ノードｎ２は各ト
ランジスタのオン抵抗の分圧比で定まる電圧レベルとな
る。
用されているとき、第二のインバータ４の出力ノードｎ
３が例えばＨレベルにあったとし且つデジタル信号が論
理“Ｌ”になったときには、ノードｎ３のＨレベルによ
り第四のインバータのＮチャネルトＭＯＳランジスタが
オンとなり、このＭＯＳトランジスタと、デジタル信号
入力の論理からオンとなるＰチャネルＭＯＳトランジス
タ３Ａ、及びデジタル信号選択によりフリップフロップ
１０からの出力ＱでオンとなるＰチャネルＭＯＳトラン
ジスタ１１Ａとで直列回路を形成し、ノードｎ２は各ト
ランジスタのオン抵抗の分圧比で定まる電圧レベルとな
る。
【００１７】上記電圧レベルは、第四のインバータ１４
のＮチャネルＭＯＳトランジスタの高いオン抵抗のため
Ｈレベルに近い電位レベルとなり、このためノードｎ３
は、第二のインバータ４の作用によりＬレベルとなり、
更に第四のインバータの作用のためノードｎ２は正規の
Ｈレベルとなる。なお、デジタル信号の論理レベル並び
にノードｎ３のレベルが夫々上記と異なる電圧レベルに
あったときには、第四のインバータのＰチャネルＭＯＳ
トランジスタとＮチャネルＭＯＳトランジスタ３Ｂ、１
１Ｂとの作用により上記と同様に正規の信号レベルにラ
ッチされる。
のＮチャネルＭＯＳトランジスタの高いオン抵抗のため
Ｈレベルに近い電位レベルとなり、このためノードｎ３
は、第二のインバータ４の作用によりＬレベルとなり、
更に第四のインバータの作用のためノードｎ２は正規の
Ｈレベルとなる。なお、デジタル信号の論理レベル並び
にノードｎ３のレベルが夫々上記と異なる電圧レベルに
あったときには、第四のインバータのＰチャネルＭＯＳ
トランジスタとＮチャネルＭＯＳトランジスタ３Ｂ、１
１Ｂとの作用により上記と同様に正規の信号レベルにラ
ッチされる。
【００１８】また、アナログ信号選択時において、入力
阻止手段を成すＭＯＳトランジスタ１１Ａ、１１Ｂがオ
フしても、双方のインバータ４、１４の正帰還作用を介
してノードｎ２、ｎ３はＨレベル又はＬレベルのいずれ
かに維持され、例えば第二のインバータ４のしきい値附
近でノードｎ２の電圧レベルが浮動してインバータ４に
貫通電流が流れることを防止する。
阻止手段を成すＭＯＳトランジスタ１１Ａ、１１Ｂがオ
フしても、双方のインバータ４、１４の正帰還作用を介
してノードｎ２、ｎ３はＨレベル又はＬレベルのいずれ
かに維持され、例えば第二のインバータ４のしきい値附
近でノードｎ２の電圧レベルが浮動してインバータ４に
貫通電流が流れることを防止する。
【００１９】上記各実施例は例示の目的で示したもので
あり、例えば選択情報出力手段は、フリップフロップに
限られるものではなく、他の記憶手段に代え或いは単に
選択情報信号を出力する手段で足りる。また同様に入力
阻止手段も周知の他の回路で代替可能である。更に、各
実施例では何れもアナログ信号の入力回路部とデジタル
信号の入力回路部とが共通の一のポートに接続される例
を示したが、アナログ信号の出力回路部と、デジタル信
号の入力回路部とが共通の一のポートに接続される入出
力回路を有する半導体装置も同様に本発明の半導体装置
に含まれる。
あり、例えば選択情報出力手段は、フリップフロップに
限られるものではなく、他の記憶手段に代え或いは単に
選択情報信号を出力する手段で足りる。また同様に入力
阻止手段も周知の他の回路で代替可能である。更に、各
実施例では何れもアナログ信号の入力回路部とデジタル
信号の入力回路部とが共通の一のポートに接続される例
を示したが、アナログ信号の出力回路部と、デジタル信
号の入力回路部とが共通の一のポートに接続される入出
力回路を有する半導体装置も同様に本発明の半導体装置
に含まれる。
【００２０】
【発明の効果】以上説明したように、本発明の半導体装
置によると、アナログ信号入力選択時にはデジタル信号
入力回路部への信号入力を阻止するので、デジタル信号
の入力回路部にアナログ信号が入力してその信号電圧レ
ベルに依存してデジタル信号の入力回路部に貫通電流が
流れて無駄な電力の消費が生ずるおそれを防止できるた
め、半導体装置の電力消費を低減できたという顕著な効
果を奏する。
置によると、アナログ信号入力選択時にはデジタル信号
入力回路部への信号入力を阻止するので、デジタル信号
の入力回路部にアナログ信号が入力してその信号電圧レ
ベルに依存してデジタル信号の入力回路部に貫通電流が
流れて無駄な電力の消費が生ずるおそれを防止できるた
め、半導体装置の電力消費を低減できたという顕著な効
果を奏する。
【図１】本発明の第一の実施例の回路図である。
【図２】本発明の第二の実施例の回路図である。
【図３】従来の回路図である。
１ パッド部
２ コンパレタ
３、４、１３、１４ インバータ
６ データバス
７ ＣＰＵ
Claims (1)
- 【請求項１】アナログ信号の入力又は出力回路部（２）
とデジタル信号の入力回路部（３）とが共通の一のポー
ト（１）に接続されて選択的にアナログ信号又はデジタ
ル信号の一つが前記一のポート（１）に入力又は出力さ
れる形式の入出力回路を有する半導体装置において、前
記選択がアナログ信号又はデジタル信号の何れであるか
についての情報を出力する選択情報出力手段（１０）と
、前記情報がアナログ信号の選択を示すとき前記デジタ
ル信号の入力回路部（３）への信号入力を阻止する入力
阻止手段（１１）とを設けたことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3071306A JPH04306725A (ja) | 1991-04-04 | 1991-04-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3071306A JPH04306725A (ja) | 1991-04-04 | 1991-04-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04306725A true JPH04306725A (ja) | 1992-10-29 |
Family
ID=13456820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3071306A Pending JPH04306725A (ja) | 1991-04-04 | 1991-04-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04306725A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007500045A (ja) * | 2003-07-25 | 2007-01-11 | マシモ・コーポレイション | 多目的センサポート |
| US9795739B2 (en) | 2009-05-20 | 2017-10-24 | Masimo Corporation | Hemoglobin display and patient treatment |
| US10188348B2 (en) | 2006-06-05 | 2019-01-29 | Masimo Corporation | Parameter upgrade system |
| US10469064B2 (en) | 2017-08-07 | 2019-11-05 | Fuji Electric Co., Ltd. | Power converter |
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| JPS62297916A (ja) * | 1986-06-18 | 1987-12-25 | Mitsubishi Electric Corp | デ−タ入力回路 |
-
1991
- 1991-04-04 JP JP3071306A patent/JPH04306725A/ja active Pending
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