JPH04306910A - セットリセット型フリップフロップ回路 - Google Patents
セットリセット型フリップフロップ回路Info
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- JPH04306910A JPH04306910A JP3071372A JP7137291A JPH04306910A JP H04306910 A JPH04306910 A JP H04306910A JP 3071372 A JP3071372 A JP 3071372A JP 7137291 A JP7137291 A JP 7137291A JP H04306910 A JPH04306910 A JP H04306910A
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- JP
- Japan
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- level
- circuit
- output signal
- inverter
- input signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はセットリセット型フリッ
プフロップ回路に関する。
プフロップ回路に関する。
【０００２】
【従来の技術】従来のセットリセット型フリップフロッ
プ回路は、図４に示されるように、ＰＭＯＳトランジス
タ４０およびＮＭＯＳトランジスタ４１を含むインバー
タ３８、ならびにＰＭＯＳトランジスタ４２および４３
、ＮＭＯＳトランジスタ４４および４５を含むＮＯＲ回
路３９により形成されるリセット優先回路３７と、ＰＭ
ＯＳトランジスタ４９および５０、ＮＭＯＳトランジス
タ５１および５２を含むＮＯＲ回路４７、ならびにＰＭ
ＯＳトランジスタ５３および５４、ＮＭＯＳトランジス
タ５５および５６を含むＮＯＲ回路４８とにより形成さ
れるセットリセット型フリップフロップ回路４６とを備
えて構成される。
プ回路は、図４に示されるように、ＰＭＯＳトランジス
タ４０およびＮＭＯＳトランジスタ４１を含むインバー
タ３８、ならびにＰＭＯＳトランジスタ４２および４３
、ＮＭＯＳトランジスタ４４および４５を含むＮＯＲ回
路３９により形成されるリセット優先回路３７と、ＰＭ
ＯＳトランジスタ４９および５０、ＮＭＯＳトランジス
タ５１および５２を含むＮＯＲ回路４７、ならびにＰＭ
ＯＳトランジスタ５３および５４、ＮＭＯＳトランジス
タ５５および５６を含むＮＯＲ回路４８とにより形成さ
れるセットリセット型フリップフロップ回路４６とを備
えて構成される。
【０００３】図４において、入力信号１１０および１１
１として、それぞれ“Ｌ”レベルの信号が入力されると
、インバータ３８の出力として“Ｈ”レベルの信号が出
力され、ＮＯＲ回路３９および４７に入力される。ＮＯ
Ｒ回路４７においては、この“Ｈ”レベルの信号入力に
より、その出力信号１１２は“Ｌ”レベルとなる。この
場合には、明らかに入力信号１１０が優先され、出力信
号１１２は“Ｌ”レベルとなる。また、入力信号１１０
および１１１として、それぞれ“Ｈ”レベルおよび“Ｌ
”レベルの信号が入力されると、インバータ３８の出力
信号は“Ｌ”レベル、ＮＯＲ回路３９の出力信号は“Ｈ
”レベルとなり、ＮＯＲ回路４７の出力信号１１２は“
Ｈ”レベルとなる。次に、入力信号１１０および１１１
として、それぞれ“Ｌ”レベルおよび“Ｈ”レベルの信
号が入力されると、入力信号１１０および１１１が共に
“Ｌ”レベルの信号の場合と同様に、ＮＯＲ回路４７の
出力信号１１２は“Ｌ”レベルとなる。更に、入力信号
１１０および１１１として、双方共に“Ｈ”レベルの信
号が入力されると、インバータ３８およびＮＯＲ回路３
９の出力信号は“Ｌ”レベルとなり、セットリセット型
フリップフロップ回路４６は、入力信号１１０および１
１１が“Ｈ”レベルに転移する直前の値を保持し続ける
ように動作する。即ち、図５（ａ）に示される真理値表
に示されるように動作する。なお、図５（ａ）の真理値
表においては、入力信号１１０、１１１および出力信号
１１２は、それぞれＲ、ＳおよびＱの記号にて表わされ
ている。
１として、それぞれ“Ｌ”レベルの信号が入力されると
、インバータ３８の出力として“Ｈ”レベルの信号が出
力され、ＮＯＲ回路３９および４７に入力される。ＮＯ
Ｒ回路４７においては、この“Ｈ”レベルの信号入力に
より、その出力信号１１２は“Ｌ”レベルとなる。この
場合には、明らかに入力信号１１０が優先され、出力信
号１１２は“Ｌ”レベルとなる。また、入力信号１１０
および１１１として、それぞれ“Ｈ”レベルおよび“Ｌ
”レベルの信号が入力されると、インバータ３８の出力
信号は“Ｌ”レベル、ＮＯＲ回路３９の出力信号は“Ｈ
”レベルとなり、ＮＯＲ回路４７の出力信号１１２は“
Ｈ”レベルとなる。次に、入力信号１１０および１１１
として、それぞれ“Ｌ”レベルおよび“Ｈ”レベルの信
号が入力されると、入力信号１１０および１１１が共に
“Ｌ”レベルの信号の場合と同様に、ＮＯＲ回路４７の
出力信号１１２は“Ｌ”レベルとなる。更に、入力信号
１１０および１１１として、双方共に“Ｈ”レベルの信
号が入力されると、インバータ３８およびＮＯＲ回路３
９の出力信号は“Ｌ”レベルとなり、セットリセット型
フリップフロップ回路４６は、入力信号１１０および１
１１が“Ｈ”レベルに転移する直前の値を保持し続ける
ように動作する。即ち、図５（ａ）に示される真理値表
に示されるように動作する。なお、図５（ａ）の真理値
表においては、入力信号１１０、１１１および出力信号
１１２は、それぞれＲ、ＳおよびＱの記号にて表わされ
ている。
【０００４】
【発明が解決しようとする課題】上述した従来のセット
リセット型フリップフロップ回路においては、各論理ゲ
ートをＭＯＳトランジスタにより構成した場合、少なく
とも１４個のＭＯＳトランジスタが必要となり、これに
対応して、当該ＭＯＳトランジスタにより占有される基
盤上の面積が大きくなるという欠点がある。
リセット型フリップフロップ回路においては、各論理ゲ
ートをＭＯＳトランジスタにより構成した場合、少なく
とも１４個のＭＯＳトランジスタが必要となり、これに
対応して、当該ＭＯＳトランジスタにより占有される基
盤上の面積が大きくなるという欠点がある。
【０００５】また、セットリセット型フリップフロップ
回路の出力の駆動能力を高める場合には、当該出力をＮ
ＯＲ回路により駆動しているために、このＮＯＲ回路を
構成している少なくとも四つのＭＯＳトランジスタの電
流供給能力を上げることにより、ＭＯＳトランジスタ領
域の面積が更に拡大化されるという欠点がある。
回路の出力の駆動能力を高める場合には、当該出力をＮ
ＯＲ回路により駆動しているために、このＮＯＲ回路を
構成している少なくとも四つのＭＯＳトランジスタの電
流供給能力を上げることにより、ＭＯＳトランジスタ領
域の面積が更に拡大化されるという欠点がある。
【０００６】
【課題を解決するための手段】本発明のセットリセット
型フリップフロップ回路は、第１および第２のレベル信
号入力に対応して、リセット信号を優先して出力するリ
セット優先回路と、第１および第２の二つのインバータ
により形成され、前記リセット信号を入力し、所定のレ
ベル信号を出力するデータ保持回路と、を備えて構成さ
れる。
型フリップフロップ回路は、第１および第２のレベル信
号入力に対応して、リセット信号を優先して出力するリ
セット優先回路と、第１および第２の二つのインバータ
により形成され、前記リセット信号を入力し、所定のレ
ベル信号を出力するデータ保持回路と、を備えて構成さ
れる。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、ＰＭ
ＯＳトランジスタ２および４とＮＭＯＳトランジスタ３
とにより形成されるリセット優先回路１と、ＰＭＯＳト
ランジスタ８およびＮＭＯＳトランジスタ９を含むイン
バータ６、ならびにＰＭＯＳトランジスタ１０およびＮ
ＭＯＳトランジスタ１１を含むインバータ７とにより形
成される保持回路５とを備えて構成される。なお、イン
バータ６の電流供給能力は、ＰＭＯＳトランジスタ２お
よびＮＭＯＳトランジスタ３とＰＭＯＳトランジスタ４
の電流供給能力よりも小さく設定されている。
ク図である。図１に示されるように、本実施例は、ＰＭ
ＯＳトランジスタ２および４とＮＭＯＳトランジスタ３
とにより形成されるリセット優先回路１と、ＰＭＯＳト
ランジスタ８およびＮＭＯＳトランジスタ９を含むイン
バータ６、ならびにＰＭＯＳトランジスタ１０およびＮ
ＭＯＳトランジスタ１１を含むインバータ７とにより形
成される保持回路５とを備えて構成される。なお、イン
バータ６の電流供給能力は、ＰＭＯＳトランジスタ２お
よびＮＭＯＳトランジスタ３とＰＭＯＳトランジスタ４
の電流供給能力よりも小さく設定されている。
【０００９】図１において、入力信号１０１および１０
２として、それぞれ“Ｌ”レベルの信号が入力されると
、ＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ
４は共にＯＦＦするため、インバータ６の出力として“
Ｌ”レベルの信号が出力されても、ＰＭＯＳトランジス
タ２とインバータ６の電流供給能力の差異により、リセ
ット優先回路１の出力信号は“Ｈ”レベルとなり、イン
バータ７の出力信号１０３は“Ｌ”レベルとなる。セッ
トリセットが共に“Ｌ”レベルの時には、リセットが優
先されている。また、入力信号１０１および１０２とし
て、それぞれ“Ｈ”レベルおよび“Ｌ”レベルの信号が
入力されると、ＰＭＯＳトランジスタ２はＯＦＦし、Ｎ
ＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４は
共にＯＮするため、インバータ６の出力信号が“Ｈ”レ
ベルであっても、電流供給能力の差異により、リセット
優先回路１の出力信号は“Ｌ”レベルとなり、インバー
タ７の出力信号１０３は“Ｈ”レベルとなる。次に、入
力信号１０１および１０２として、それぞれ“Ｌ”レベ
ルおよび“Ｈ”レベルの信号が入力されると、ＰＭＯＳ
トランジスタ２はＯＮし、ＮＭＯＳトランジスタ３がＯ
ＦＦするため、入力信号１０１および１０２が共に“Ｌ
”レベルの信号の場合と同様に、インバータ７の出力信
号１０３は“Ｌ”レベルとなる。更に、入力信号１０１
および１０２として、双方共に“Ｈ”レベルの信号が入
力されると、ＰＭＯＳトランジスタ２およびＮＭＯＳト
ランジスタ３は共にＯＦＦするため、保持回路５には何
等の影響をも与えることなく、インバータ７からは、出
力信号１０３として、入力信号１０１および１０２が“
Ｈ”レベルに転移する直前の値のレベル信号が出力され
ている。即ち、図５（ａ）に示される真理値表に示され
るように動作する。なお、図５（ａ）の真理値表におい
ては、入力信号１０１、１０２および出力信号１０３は
、それぞれＲ、ＳおよびＱの記号にて表わされている。
２として、それぞれ“Ｌ”レベルの信号が入力されると
、ＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ
４は共にＯＦＦするため、インバータ６の出力として“
Ｌ”レベルの信号が出力されても、ＰＭＯＳトランジス
タ２とインバータ６の電流供給能力の差異により、リセ
ット優先回路１の出力信号は“Ｈ”レベルとなり、イン
バータ７の出力信号１０３は“Ｌ”レベルとなる。セッ
トリセットが共に“Ｌ”レベルの時には、リセットが優
先されている。また、入力信号１０１および１０２とし
て、それぞれ“Ｈ”レベルおよび“Ｌ”レベルの信号が
入力されると、ＰＭＯＳトランジスタ２はＯＦＦし、Ｎ
ＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４は
共にＯＮするため、インバータ６の出力信号が“Ｈ”レ
ベルであっても、電流供給能力の差異により、リセット
優先回路１の出力信号は“Ｌ”レベルとなり、インバー
タ７の出力信号１０３は“Ｈ”レベルとなる。次に、入
力信号１０１および１０２として、それぞれ“Ｌ”レベ
ルおよび“Ｈ”レベルの信号が入力されると、ＰＭＯＳ
トランジスタ２はＯＮし、ＮＭＯＳトランジスタ３がＯ
ＦＦするため、入力信号１０１および１０２が共に“Ｌ
”レベルの信号の場合と同様に、インバータ７の出力信
号１０３は“Ｌ”レベルとなる。更に、入力信号１０１
および１０２として、双方共に“Ｈ”レベルの信号が入
力されると、ＰＭＯＳトランジスタ２およびＮＭＯＳト
ランジスタ３は共にＯＦＦするため、保持回路５には何
等の影響をも与えることなく、インバータ７からは、出
力信号１０３として、入力信号１０１および１０２が“
Ｈ”レベルに転移する直前の値のレベル信号が出力され
ている。即ち、図５（ａ）に示される真理値表に示され
るように動作する。なお、図５（ａ）の真理値表におい
ては、入力信号１０１、１０２および出力信号１０３は
、それぞれＲ、ＳおよびＱの記号にて表わされている。
【００１０】このように、従来、少なくとも、１４個の
ＭＯＳトランジスタにより構成されていたリセットセッ
ト型フリップフロップ回路と同様の動作が、７個のＭＯ
Ｓトランジスタにより実現することが可能となる。
ＭＯＳトランジスタにより構成されていたリセットセッ
ト型フリップフロップ回路と同様の動作が、７個のＭＯ
Ｓトランジスタにより実現することが可能となる。
【００１１】また、出力信号を駆動出力しているＭＯＳ
トランジスタとしては、従来４個のＭＯＳトランジスタ
が用いられているが、本発明においては、２個のＭＯＳ
トランジスタを用いているため、従来の出力信号駆動用
のＮＯＲ回路の占有面積をＹ、本発明の出力駆動用のイ
ンバータ回路の占有面積をＸとすると、駆動用ＭＯＳト
ランジスタ数の差異により、当然のことながら、Ｘ＞Ｙ
の関係が成立つことは明らかである。ここにおいて、出
力信号に対する駆動能力をｎ倍にアップさせると、出力
信号を駆動する論理ゲートのトランジスタ領域の面積の
差異はｎ（Ｘ−Ｙ）となり、ｎの値が大きくなる従い、
その差が増大する。即ち、本発明においては、出力信号
の駆動能力増大時においても、トランジスタ領域の面積
は、従来に比較して著しく抑制される。
トランジスタとしては、従来４個のＭＯＳトランジスタ
が用いられているが、本発明においては、２個のＭＯＳ
トランジスタを用いているため、従来の出力信号駆動用
のＮＯＲ回路の占有面積をＹ、本発明の出力駆動用のイ
ンバータ回路の占有面積をＸとすると、駆動用ＭＯＳト
ランジスタ数の差異により、当然のことながら、Ｘ＞Ｙ
の関係が成立つことは明らかである。ここにおいて、出
力信号に対する駆動能力をｎ倍にアップさせると、出力
信号を駆動する論理ゲートのトランジスタ領域の面積の
差異はｎ（Ｘ−Ｙ）となり、ｎの値が大きくなる従い、
その差が増大する。即ち、本発明においては、出力信号
の駆動能力増大時においても、トランジスタ領域の面積
は、従来に比較して著しく抑制される。
【００１２】図２に示されるのは、本発明の第２の実施
例を示すブロック図である。図に示されるように、本実
施例は、ＮＭＯＳトランジスタ１３および１５とＰＭＯ
Ｓトランジスタ１４を含むリセット優先回路１２と、Ｐ
ＭＯＳトランジスタ１９およびＮＭＯＳトランジスタ２
０を含むインバータ１７、ならびにＰＭＯＳトランジス
タ２１およびＮＭＯＳトランジスタ２２を含むインバー
タ１８とにより形成される保持回路１６とを備えて構成
される。なお、インバータ１７の電流供給能力は、ＮＭ
ＯＳトランジスタ１３およびＰＭＯＳトランジスタ１４
とＮＭＯＳトランジスタ１５の電流供給能力よりも小さ
く設定されている。
例を示すブロック図である。図に示されるように、本実
施例は、ＮＭＯＳトランジスタ１３および１５とＰＭＯ
Ｓトランジスタ１４を含むリセット優先回路１２と、Ｐ
ＭＯＳトランジスタ１９およびＮＭＯＳトランジスタ２
０を含むインバータ１７、ならびにＰＭＯＳトランジス
タ２１およびＮＭＯＳトランジスタ２２を含むインバー
タ１８とにより形成される保持回路１６とを備えて構成
される。なお、インバータ１７の電流供給能力は、ＮＭ
ＯＳトランジスタ１３およびＰＭＯＳトランジスタ１４
とＮＭＯＳトランジスタ１５の電流供給能力よりも小さ
く設定されている。
【００１３】図２において、入力信号１０４および１０
５として、それぞれ“Ｈ”レベルの信号が入力されると
、保持回路１６の出力信号１０６は“Ｈ”レベルとなり
、リセットが優先される。また、入力信号１０４および
１０５が、共に“Ｌ”レベルの時には、これらの入力信
号１０４および１０５が“Ｌ”レベルに転移する直前の
値が保持されており、出力信号１０６としては、そのま
まのレベルにて保持回路１６より出力される。
５として、それぞれ“Ｈ”レベルの信号が入力されると
、保持回路１６の出力信号１０６は“Ｈ”レベルとなり
、リセットが優先される。また、入力信号１０４および
１０５が、共に“Ｌ”レベルの時には、これらの入力信
号１０４および１０５が“Ｌ”レベルに転移する直前の
値が保持されており、出力信号１０６としては、そのま
まのレベルにて保持回路１６より出力される。
【００１４】この、第２の実施例の場合においても、第
１の実施例の場合と同様に、セットリセット型フリップ
フロップ回路が少ないＭＯＳトランジスタ数により構成
されており、出力信号の駆動能力アップ時においても、
トランジスタ領域の占有面積を抑制することが可能であ
る。
１の実施例の場合と同様に、セットリセット型フリップ
フロップ回路が少ないＭＯＳトランジスタ数により構成
されており、出力信号の駆動能力アップ時においても、
トランジスタ領域の占有面積を抑制することが可能であ
る。
【００１５】なお、図５（ｂ）に示される真理値表がそ
のまま適用されることは云うまでもない。
のまま適用されることは云うまでもない。
【００１６】図３に示されるのは、本発明の第３の実施
例を示すブロック図である。図に示されるように、本実
施例は、ＰＭＯＳトランジスタ２５およびＮＭＯＳトラ
ンジスタ２６を含むインバータ２４、ならびにＰＭＯＳ
トランジスタ２７、ＮＭＯＳトランジスタ２８および２
９により形成されるリセット優先回路２３と、ＰＭＯＳ
トランジスタ３３およびＮＭＯＳトランジスタ３４を含
むインバータ３１、ならびにＰＭＯＳトランジスタ３５
およびＮＭＯＳトランジスタ３６を含むインバータ３２
により構成される保持回路３０とを備えて構成される。 なお、インバータ３１の電流供給能力は、ＰＭＯＳトラ
ンジスタ２７、ＮＭＯＳトランジスタ２８およびＮＭＯ
Ｓトランジスタ２９の縦続回路による電流供給能力より
も小さく設定されている。
例を示すブロック図である。図に示されるように、本実
施例は、ＰＭＯＳトランジスタ２５およびＮＭＯＳトラ
ンジスタ２６を含むインバータ２４、ならびにＰＭＯＳ
トランジスタ２７、ＮＭＯＳトランジスタ２８および２
９により形成されるリセット優先回路２３と、ＰＭＯＳ
トランジスタ３３およびＮＭＯＳトランジスタ３４を含
むインバータ３１、ならびにＰＭＯＳトランジスタ３５
およびＮＭＯＳトランジスタ３６を含むインバータ３２
により構成される保持回路３０とを備えて構成される。 なお、インバータ３１の電流供給能力は、ＰＭＯＳトラ
ンジスタ２７、ＮＭＯＳトランジスタ２８およびＮＭＯ
Ｓトランジスタ２９の縦続回路による電流供給能力より
も小さく設定されている。
【００１７】図３において、入力信号１０７および１０
８として、それぞれ“Ｌ”レベルの信号が入力されると
、前述の第１の実施例の場合と同様に、セットが優先さ
れ、保持回路３０の出力信号１０９は“Ｈ”レベルとな
る。また、入力信号１０７および１０８として、それぞ
れ“Ｈ”レベルおよび“Ｌ”レベルが入力されると、入
力信号１０７および１０８が共に“Ｌ”レベルの場合と
同様に、保持回路３０の出力信号１０９は“Ｈ”レベル
となる。次に、入力信号１０７および１０８として、そ
れぞれ“Ｌ”レベルおよび“Ｈ”レベルの信号が入力さ
れると、保持回路３０の出力信号１０９は“Ｌ”レベル
となる。そして、入力信号１０７および１０８として共
に“Ｈ”レベルが入力される時には、これらの入力信号
１０７および１０８が“Ｈ”レベルに転移する直前の値
が保持され、出力信号１０９としては、そのままのレベ
ルにて保持回路１６より出力される。
８として、それぞれ“Ｌ”レベルの信号が入力されると
、前述の第１の実施例の場合と同様に、セットが優先さ
れ、保持回路３０の出力信号１０９は“Ｈ”レベルとな
る。また、入力信号１０７および１０８として、それぞ
れ“Ｈ”レベルおよび“Ｌ”レベルが入力されると、入
力信号１０７および１０８が共に“Ｌ”レベルの場合と
同様に、保持回路３０の出力信号１０９は“Ｈ”レベル
となる。次に、入力信号１０７および１０８として、そ
れぞれ“Ｌ”レベルおよび“Ｈ”レベルの信号が入力さ
れると、保持回路３０の出力信号１０９は“Ｌ”レベル
となる。そして、入力信号１０７および１０８として共
に“Ｈ”レベルが入力される時には、これらの入力信号
１０７および１０８が“Ｈ”レベルに転移する直前の値
が保持され、出力信号１０９としては、そのままのレベ
ルにて保持回路１６より出力される。
【００１８】この、第３の実施例の場合においても、第
１の実施例の場合と同様に、セットリセット型フリップ
フロップ回路が少ないＭＯＳトランジスタ数により構成
されており、出力信号の駆動能力アップ時においても、
トランジスタ領域の占有面積を抑制することが可能であ
る。なお、図５（ａ）に示される真理値表がそのまま適
用されることは云うまでもない。
１の実施例の場合と同様に、セットリセット型フリップ
フロップ回路が少ないＭＯＳトランジスタ数により構成
されており、出力信号の駆動能力アップ時においても、
トランジスタ領域の占有面積を抑制することが可能であ
る。なお、図５（ａ）に示される真理値表がそのまま適
用されることは云うまでもない。
【００１９】図１に示される第１の実施例の構成におい
ては、ＭＯＳトランジスタの特性上より、リセット優先
回路１の出力信号が“Ｌ”レベルの時には、（接地レベ
ル）＋（ＰＭＯＳトランジスタ４のしきい値電圧の絶対
値）となる。図２に示される第２の実施例の構成におい
ては、リセット優先回路１２の出力信号が“Ｈ”レベル
の時には、（電源電圧）−（ＮＭＯＳトランジスタ１３
のしきい値電圧）となり、また“Ｌ”レベルの時には、
図１の場合と同様に、（接地レベル）＋（ＰＭＯＳトラ
ンジスタ４のしきい値電圧の絶対値）となる。図３に示
される第３の実施例の構成においては、リセット優先回
路２３の出力信号が“Ｈ”レベルの時には電源電圧とな
り、“Ｌ”レベルの時には接地レベルとなる。
ては、ＭＯＳトランジスタの特性上より、リセット優先
回路１の出力信号が“Ｌ”レベルの時には、（接地レベ
ル）＋（ＰＭＯＳトランジスタ４のしきい値電圧の絶対
値）となる。図２に示される第２の実施例の構成におい
ては、リセット優先回路１２の出力信号が“Ｈ”レベル
の時には、（電源電圧）−（ＮＭＯＳトランジスタ１３
のしきい値電圧）となり、また“Ｌ”レベルの時には、
図１の場合と同様に、（接地レベル）＋（ＰＭＯＳトラ
ンジスタ４のしきい値電圧の絶対値）となる。図３に示
される第３の実施例の構成においては、リセット優先回
路２３の出力信号が“Ｈ”レベルの時には電源電圧とな
り、“Ｌ”レベルの時には接地レベルとなる。
【００２０】
【発明の効果】以上説明したように、本発明は、構成要
素としてのＭＯＳトランジスタの数量を削減することが
できるという効果とともに、これにより、更にトランジ
スタ領域において占有される面積を抑制することができ
るという効果がある。
素としてのＭＯＳトランジスタの数量を削減することが
できるという効果とともに、これにより、更にトランジ
スタ領域において占有される面積を抑制することができ
るという効果がある。
【００２１】特に、出力信号に対する駆動能力のアップ
に伴ない増大するＭＯＳトランジスタのトランジスタ領
域の面積増加を著しく抑制し、集積回路のチップサイズ
を小さくすることができるという効果がある。
に伴ない増大するＭＯＳトランジスタのトランジスタ領
域の面積増加を著しく抑制し、集積回路のチップサイズ
を小さくすることができるという効果がある。
【図１】本発明の第１の実施例を示すブロック図である
。
。
【図２】本発明の第２の実施例を示すブロック図である
。
。
【図３】本発明の第３の実施例を示すブロック図である
。
。
【図４】従来例を示すブロック図である。
【図５】セットリセット型フリップフロップ回路の真理
値表を示す図である。
値表を示す図である。
１、１２、２３、３７ リセット優先回路２、４
、８、１０、１４、１９、２１、２５、２７、３３、３
５、４０、４２、４３、４９、５０、５３、５４
ＰＭＯＳトランジスタ ３、９、１１、１３、１５、２０、２２、２６、２８、
２９、３４、３６、４１、４４、４５、５１、５２、５
５、５６ ＮＭＯＳトランジスタ６、７、１７、
１８、２４、３１、３２、３８ インバータ ５、１６、３０ 保持回路 ３９、４７、４８ ＮＯＲ回路
、８、１０、１４、１９、２１、２５、２７、３３、３
５、４０、４２、４３、４９、５０、５３、５４
ＰＭＯＳトランジスタ ３、９、１１、１３、１５、２０、２２、２６、２８、
２９、３４、３６、４１、４４、４５、５１、５２、５
５、５６ ＮＭＯＳトランジスタ６、７、１７、
１８、２４、３１、３２、３８ インバータ ５、１６、３０ 保持回路 ３９、４７、４８ ＮＯＲ回路
Claims (1)
- 【請求項１】 第１および第２のレベレ信号入力に対
応して、リセット信号を優先して出力するリセット優先
回路と、第１および第２の二つのインバータにより形成
され、前記リセット信号を入力し、所定のレベル信号を
出力するデータ保持回路と、を備えることを特徴とする
セットリセット型フリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3071372A JPH04306910A (ja) | 1991-04-04 | 1991-04-04 | セットリセット型フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3071372A JPH04306910A (ja) | 1991-04-04 | 1991-04-04 | セットリセット型フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04306910A true JPH04306910A (ja) | 1992-10-29 |
Family
ID=13458608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3071372A Pending JPH04306910A (ja) | 1991-04-04 | 1991-04-04 | セットリセット型フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04306910A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5467038A (en) * | 1994-02-15 | 1995-11-14 | Hewlett-Packard Company | Quick resolving latch |
-
1991
- 1991-04-04 JP JP3071372A patent/JPH04306910A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5467038A (en) * | 1994-02-15 | 1995-11-14 | Hewlett-Packard Company | Quick resolving latch |
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