JPH0430762B2 - - Google Patents

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JPH0430762B2
JPH0430762B2 JP58116833A JP11683383A JPH0430762B2 JP H0430762 B2 JPH0430762 B2 JP H0430762B2 JP 58116833 A JP58116833 A JP 58116833A JP 11683383 A JP11683383 A JP 11683383A JP H0430762 B2 JPH0430762 B2 JP H0430762B2
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356069—Bistable circuits using additional transistors in the feedback circuit

Description

【発明の詳細な説明】 本発明は論理フリツプフロツプ、詳細には内部
構造を単純化し、特に５から10GHzの範囲の
VHFにおける性能を改良すべく設計された超高
速の論理フリツプフロツプに係り、更に、DCか
ら10GHzの周波数範囲で作動する分周器へのこ
の論理フリツプフロツプの適用に係る。この分周
器は特にガリウム砒素化合物上に集積回路の形態
で製造される。マイクロ波マイクロエレクトロニ
クス、即ちガリウム砒素化合物型の新材料並びに
他の−族及び−族の材料の誘導体上に形
成されるマイクロエレクトロニクス、の開発に伴
い、マイクロ波信号の制御処理手段の開発が必要
となつてきた。マイクロ波システムに通常組合せ
られるのは数100MHzのオーダの最大周波数で作
動する集積回路の形態の制御処理手段又はユニツ
トである。例えば、ECLと称せられる技術によ
り、シリコン上の回路がガリウム砒素化合物上の
マイクロ波デバイスとしばしば組合せられる。従
つて、ガリウム砒素化合物上の回路によつて発生
したマイクロ周波数で作動するシシテム部分とシ
リコン上に作られた回路と共働するシステム部分
とのインタフエースをとる必要がある。即ち、
GHzをMHzに減少せしむべく周波数分割を行な
う必要がある。
極めて安定度の高い局部発振器から発生した局
部周波数に関して与えられた周波数を測定する周
波数交差法は最早問題にはされず、現在では周波
数分割が技術的な解決方法として注目されてい
る。分周回路が以下の条件を満足させている限り
周波数分割は極めて有利であることが判明してい
る。即ち、分周回路が、 (a) 少なくとも1GHzのVHF、即ち、現行の最
高性能技術の少くとも２倍の周波数で作動する
こと、 (b) 高周波帯域で作動すること、従つて局部基準
発振器が不要であること、 (c) 従来の集積回路に匹敵する出力周波数を有す
ること、即ち分割比が十分に大きいことであ
る。GHz周波数からMHz周波数への変換は、
十分な数の直列の分周器によつて達成される。
周期的な周波数を分割する場合には、プレーナ
形ガンダイオードを使用した構成が５から
15GHzの帯域で極めて有効であるという結果が
得られた。しかしながらこのような周期的分周器
は、Δf／ｆが約10％なので動作帯域幅が比較
的狭いという欠点を有している。最高性能の非周
期的分周器はより広い帯域幅で作動するが、２つ
の相補信号を使用する必要がある。相補信号の生
成は容易であるからこれは何ら問題とはならな
い。
現在一般的なの分周器は5.5GHzまでの周波数
で作動する。従つて、新しい構成によつて少くと
も利点を得るためには、作動周波数を前記の値よ
り２桁程度向上させることが必要である。本発明
の実施例の分周器によればこのような結果を得る
ことができる。
この分周器を製造する基となるフリツプフロツ
プは２つの目的をもつて設計された。１つには、
電気的ブロツク構成を単純化するために最適化す
ることである。これは、段数を減少させることに
よる。これによつて各段間の伝搬時間の短縮が図
られその結果として最大周波数を上昇させる。さ
らには、論理ブロツク図が最も進んだ技術、特に
素子の寸法決定とガリウム砒素化合物群及び−
化合物から成る高速材料上での素子の製造とに
関する技術と適合することが必要とされる。実
際、マイクロエレクトロニツクデバイスの動作周
波数がGHz帯であるとき、素子の寸法、たとえ
ば電解効果トランジスタのゲート長は無視できな
いある大きさであると仮定される。これは、いく
つかのケースでは、マスキング技術の限界により
十分に詳細なゲートをいかに作成すべきかが知ら
れていないためである。この例は、電気的ブロツ
ク構成とその実施技術とが真に適合できることが
いかに重要であるかを示すために単に引用した。
フリツプフロツプとして能力は、NOR／OR型
の論理演算子を集合させた構造により得られる。
これらの２つの型の演算子の組合せによつてブロ
ツク構成の単純化が可能である。このような単純
化は演算子間の冗長性によつて可能となる。これ
によりフリツプフロツプの入力と出力との間の演
算子段を従来の４段から３段に減少し得る。
より詳細には本発明は、周波数feの２つの相補
信号が印加される２つの入力と周波数fe／２の相
補信号を送り出す２つの出力とを有しておりDC
から10GHzの範囲で作動する論理フリツプフロ
ツプであり、３段に構成された４つの論理NOR
演算子及び４つのOR演算子から成り、NOR演算
子が入力段を構成しており、OR演算子が中間段
と出力段とを構成しており、後者の２つの段は入
力段にフイードバツクされるように構成されたフ
リツプフロツプに関する。
添付図面に示す高速フリツプフロツプに関する
以下の記載から本発明が更に十分に理解されるで
あろう。
５から10GHzの範囲の周波数を分割するため
には、最も進歩した技術を用いることが必要なこ
とは明らかであり、そのような分周器は高性能の
電解効果トランジスタを用いて製造され、多くの
場合、バツフアド電解効果トランジスタ論理
（BFL）と称される技術を用いて製造される。最
も性能の高い非周期的分周器は、第１図に示すよ
うに、RSと称されるマスタースレーブフリツプ
フロツプにおけるフイードバツクを用いて得られ
る。
このフイードバツク式フリツプフロツプを示す
ための国際記号が指定されている。このフリツプ
フロツプは２つの基本RSTフリツプフロツプか
ら構成されている。Maで示される基本マスター
フリツプフロツプをその入力で信号Ｔを受け取
り、ESCで示される基本スレーブフリツプフロツ
プの２つの入力Ｒ及びＳへ印加される信号を２つ
の相補出力Ｑ及びに発生する。スレーブ演算子
Escの２つの出力及びＱの一部は基本マスター
演算子Maの２つの入力Ｒ及びＳにフイードバツ
クされる。入力Ｒはリセツト入力であり（０にリ
セツトする）。入力Ｓはセツト入力である（１に
セツトする）。出力Ｑ及びは相補信号と称され
る。周波数feの信号がマスター演算子の端子Ｔに
接続される入力Ｅに印加されると、この演算子の
出力に周波数fe／２の信号が得られる。
第１図は簡略化した論理ブロツク構成図であ
り、各演算子が２つの段を有しており、各段はス
イツチング時間tpdを有する。これによりマスタ
ー演算子のスイツチング時間は2tpdとなり、スレ
ーブ演算子のスイツチング時間は2tpdとなり、マ
スター演算及びスレーブ演算子内の伝搬時間が同
じであると仮定すればRSTフリツプフロツプの
最大動作周波数は１／4tpdである。
マスター演算子とスレーブ演算子とが同一であ
るということの他に分周器の最大動作周波数を２
倍とし得る改良としては、ゲートのクロツクによ
る抑止作用を利用すること、即ち入力信号Ｔの相
補信号を有するRST型のフリツプフロツプ
を用いることが挙げられる。フイードバツクを行
うことにより、マスター演算子及びスレーブ演算
子の各々のスイツチング時間はもはや1tpdでなく
最大動作周波数は１／2tpdとなる。
第２図はゲートのクロツクによる抑止作用を伴
なう前述の如きフイードバツク式フリツプフロツ
プを示す。
一般的に使用される上述の如きフリツプフロツ
プが、図で左側の２つの複合マスター演算子Ma1
及びMa2と図で右側の２つの複合スレーブ演算子
Esc1及びEsc2との４つの複合演算子から成ること
は詳細に説明しなくとも理解されよう。
演算子の出力信号はフイードバツクされる。こ
の場合、２つの入力Ｅ及びからの入力信号は必
ず相補形でなければならない。
現在製造されている最高性能の分周器に最も多
く使用されるのはこの種のフリツプフロツプであ
り、一般的に使用される構成が第３図に示されて
いる。
このフリツプフロツプは、第３図中に符号Ａ，
Ｂ，Ｃ及びＤで示される信号を入力で受け取り、
基本NOR演算子にその出力を印加する２つの
ANDゲートを含むAND／NOR演算子を使用し
ている。適当な高周波、即ち４から5GHzの周波
数に完全に適するような論理関数形成方法による
と、より高い周波数では演算子が機能しなくな
る。
実際には、論理関数０＝・＋・は、高
速材料のチツプ上に第４図に示すような単一ゲー
トトランジスタとデユアルゲートトランジスタと
シフトダイオードとを集積することによつて形成
される。
第４図は第３図のAND／NOR演算子の電気的
ブロツク構成図である。フリツプフロツプの動作
速度は、そのフリツプフロツプの２つのAND演
算子のアセンブリにより限定される。第４図で符
号１の矩形の破線で囲まれたこれら２つの演算子
の各々は、この場合、２ゲート電界効果トランジ
スタから構成されており、各ゲートがANDゲー
トの２つの入力のうちの一方を構成している。分
周器が例えば10GHzの如きVHFで作動できるよ
うに設計される必要があるので、トランジスタの
寸法が極度に小さくかつゲートの寸法がいつそう
小さいことが要求され、従つてこれは技術的限界
に到達してしまう。また、ソース及びドレインと
称される２つの電極間での電流通過を制御する単
一ゲート電界効果トランジスタの作動方法は周知
であるが、これに対して、デユアルゲートトラン
ジスタの動作制御方法は十分に知られてなく２つ
より多いゲートを有するトランジスタの動作制御
方法は全く知られていない。いくつかの場合、２
つより多い入力を設けることが有利である。従つ
て、デユアルゲートトランジスタを設けないよう
にするためにANDゲートを全く使用せず、しか
も２より多い多数の入力を有し得るような演算子
構造を開発することが必要となる。
比較のために例を挙げると、一般的な分周器
は、電界効果トランジスタのゲート長1.2マイク
ロメータに対応する4.1GHzからゲート長0.8マイ
クロメータに対応する5.7GHzまで範囲の最大作
動周波数で作動する。従つて、これら周波数以上
ではフリツプフロツプの設計及びレイアウトの変
更が必要になる。
バツフアド電界効果技術（BFL）で製造され
得るフリツプフロツプ構造のうちでは、特に
NOR／OR型複合演算子が有利である。第５図は
このような演算子を示す。
第５図のRST型フリツプフロツプは４つの
NOR演算子２，３，４及び５と２つのOR演算子
６及び７とから成る。入力信号Ｔは２つのNOR
演算子２及び５へ印加される。これら演算子は信
号Ｒ及びＳをそれぞれ受け取る。２つのNOR演
算子３及び４はOR演算子７及び６からフイード
バツクされた出力信号及びＱをそれぞれ受け取
る。NOR演算子とOR演算子とを使用するRST
フリツプフロツプの使用例が第６図に示されてい
る。第６図はRST型のフリツプフロツプを示
す。第２図のフリツプフロツプと第６図のフリツ
プフロツプとを比較されたい。
第２図では２つの複合マスター演算子Ma1及び
Ma2と２つの複合スレーブ演算子Esc1及びEsc2と
が使用されている。第６図のフリツプフロツプに
おいても同様のマスタースレーブ構成が使用され
るが、第６図では図を分割する２本の破線によつ
てマスター演算子とスレーブ演算子とが限定され
ている。マスター演算子Ma1は基本演算子２１，
３１及び６１から成り、マスター演算子Ma2は基
本演算子４１，５１及び７１から成る。複合スレ
ーブ演算子Esc1は基本演算子２２，３２及び６２
から成り、複合スレーブ演算子Esc2は基本演算子
４２，５２及び７２から成る。
これらの演算子は互いにフイードバツクされて
おり、相補信号Ｔ及びを受け取り、第２図のフ
リツプとほぼ同様にして出力信号Ｑ及びを発生
する。
しかしながら、第６図のフリツプフロツプは、
第５図の論理ブロツク構成によるNOR演算子と
OR演算子とから成る。このような構成のため、
第７図の電気的回路構成図に示す如く、半導体チ
ツプ上に実際に集積化された単一ゲートトランジ
スタを用いることが可能である。
第７図には、破線８及び９でそれぞれ囲まれて
おりそれぞれが３つのトランジスタで構成される
２つのNOR演算子と２つのトランジスタ１０及
び１１の組合せから成る１つのOR演算子とが示
されている。この構造の第１の利点は、符号Ａ，
Ｂ，Ｃ及びＤで示される入力を受け取るNOR演
算子で使用されるトランジスタが単一ゲートトラ
ンジスタであり、従つてより高い周波数に対応す
る非常に小さな寸法のゲートを形成できる点にあ
る。第２の利点はNOR機能とOR機能とが独立し
ていることである。この第２の利点に関しては後
述する。
第６図に示したフリツプフロツプから成る分周
比２の分周回路は、AND／NOR演算子を用いた
分周器に比較して同一の電力消費量、即ち演算子
当り20ミリワツトの電力消費量で動作速度を15％
増加させ得る。従つて、動作周波数は、第２図に
示した分周比２の分周回路の4.1GHzに比較して
4.7GHzまで上昇する。
しかしながら第６図のフリツプフロツプが４つ
の基本演算子段、即ち、NOR演算子２１，３１，
４１及び５１の第１段OR演算子６１及び７１の
第２段とNOR演算子２２，３２，４２及び５２
の第３段とOR演算子６２及び７２の第４段とを
有することに注目されたい。これは、フリツプフ
ロツプのスイツチング時間が４つの段の各々のス
イツチング時間の和に等しいことを意味する。
前述の如く、一般的なフリツプフロツプは段数
が多いためスイツチング時間が長いという欠点を
有する。
そこでフリツプフロツプを単純化してその周波
数を減少させることができればフリツプフロツプ
の総スイツチング時間が改善され、従つて動作周
波数の改善が可能である。
本発明の目的は、第６図のフリツプフロツプを
単純化して３段以下のフリツプフロツプを形成す
ることにより、各段のスイツチング時間が等しい
場合に動作周波数を30％上昇させることにある。
本発明によれば前記目的は、周波数feの２つの
相補信号Ｔ、が印加される２つの入力端子Ｅ，
Ｅと周波数fe／２の２つの相補信号Ｑ，を発生
する２つの出力端子とを有しており、相補信号Ｔ
を受取る入力が前記入力端子Ｅと接続された第１
論理NOR演算子、相補信号を受取る入力が前
記入力端子と接続された第２論理NOR演算子、
前記第１論理NOR演算子の出力信号を受取る入
力が前記第１論理NOR演算子の出力と接続され
るとともに前記第２論理NOR演算子の出力信号
を受取る入力が前記第２論理NOR演算子の出力
と接続された第1OR演算子、相補信号Ｔを受取
る入力が前記入力端子Ｅと接続された第３論理
NOR演算子、相補信号を受取る入力が前記入
力端子と接続された第４論理NOR演算子、前
記第３論理NOR演算子の出力信号を受取る入力
が前記第３論理NOR演算子の出力と接続され前
記第４論理NOR演算子の出力信号を受取る入力
が前記第４論理NOR演算子の出力と接続された
第2OR演算子、前記第１論理NOR演算子の出力
信号を受取る入力が前記第１論理NOR演算子の
出力と接続されるとともに前記第４論理NOR演
算子の出力信号を受取る入力が前記第４論理
NOR演算子の出力と接続され、相補信号Ｑを出
力する出力が一方の出力端子に接続された第
3OR演算子、及び前記第２論理NOR演算子の出
力信号を受取る入力が前記第２論理NOR演算子
の出力と接続されるとともに前記第３論理NOR
演算子の出力信号を受取る入力が前記第３論理
NOR演算子の出力と接続され、相補信号を出
力する出力が他方の出力端子と接続された第
4OR演算子を含み、前記第1OR演算子の出力は
前記第1OR演算子の出力信号を受取る前記第４
論理NOR演算子の入力に接続され、前記第2OR
演算子の出力は前記第2OR演算子の出力信号を
受取る前記第２論理NOR演算子の入力に接続さ
れ、前記相補信号Ｑを前記第３論理NOR演算子
にフイードバツクすべく前記第3OR演算子の出
力は前記相補信号Ｑを受取る前記第３論理NOR
演算子の入力と接続されており、前記相補信号
を前記第１論理NOR演算子にフイードバツクす
べく前記第4OR演算子の出力は前記相補信号
を受取る前記第１論理NOR演算子の入力と接続
されているDCから10GHzの範囲で作動する論理
フリツプフロツプによつて達成される。
本発明の装置によれば、上述の構成を有するこ
とによつて回路を単純化し得、入力ローデイング
及び出力ローデイングを低減し得、これに伴つて
速度性能が向上しかつ消費電力を節約し得る。
第６図の相補形フリツプフロツプからいくつか
の基本演算子を削除できる冗長性が存在する。
例えば、第２段のOR演算子６１がその出力に
発生する信号は、第１段のNOR演算子４１と第
３段のNOR演算子２２とに同時に供給される。
従つて演算子４１及び２２のいずれか１つを残せ
ば十分であろう。同様に第２段のOR演算子７１
がその出力に発生する信号は、第１段のNOR演
算子３１と第３段のNOR演算子５２とに同時に
供給される。従つて同様の省略が可能であろう。
更に、第４段のOR演算子６２がその出力に発生
する信号は、第１段のNOR演算子５１と第３段
のNOR演算子４２とに同時並列的に供給される。
また、第４段のOR演算子７２は、第１段のNOR
演算子２１と第３段のNOR演算子３２とに同時
に信号を供給する。従つて、４つのOR演算子６
１，６２，７１及び７２の各々は、第１段と第３
段とにおける同一の２つのNOR演算子に信号を
供給している。このように第１段と第３段との間
に冗長性が存在するため、第３段を削除すること
によつて、フリツプフロツプを第８図に示す如く
更に小型化することが可能である。
第８図と第６図とが比較し易いように同じ基本
演算子は同じ参照番号で示されている。
第６図の第３段の基本NOR演算子は、全て第
１段の基本演算子の機能と等しい機能を有してい
るので、第３段の演算子を削除し回路の総伝搬時
間を短縮することが可能である。
従つて本発明による実施例の分周比２の分周回
路は、主として２つの複合演算子Ma1及びMa2か
ら成り、これらの演算子は２つのOR演算子６２
及び７２を制御する。第８図において複合演算子
Ma1及びMa2は２つの破線によつて分割されてい
る。これらの複合演算子は、第６図と同様の相補
演算子から成り、第６図と類似しているので同じ
符号Ma1及びMa2でそれぞれ示さる。同様に、２
つの出力OR演算子は、第６図の分周比２の分周
回路の第４段を構成するものと同じである。
２つの複合演算子Ma1及びMa2の各々は、２つ
のNOR演算子２１及び３１を備えており、演算
子２１及び３１の２つの出力はOR演算子６１を
制御する。第１段の第１論理NOR演算子２１の
出力１２は第３段の第3OR演算子６２の入力を
制御し、並列的に、第１段の第２論理NOR演算
子３１の出力１３は第３段の第4OR演算子７２
の入力を制御する。
第２段の第1OR演算子６１の出力１４は第１
段の第４論理NOR演算子４１の入力にフイード
バツクされる。
以上の相互接続の構成は。第４論理NOR演算
子４１、第３論理NOR演算子５１及び第2OR演
算子７１から成る第２の複合演算子Ma2のそれと
対称である。
第4OR演算子７２の出力１８は第１段の第１
論理NOR演算子２１の入力にフイードバツクさ
れ、第３段の第3OR演算子６２の出力１９は第
１段の第３論理NOR演算子５１の入力にフイー
ドバツクされる。
複合演算子Ma1及びMa2は分周比の分周回路の
第１段と第２段とを構成する。第3OR演算子６
２及び第4OR演算子７２の出力は相補信号Ｑ及
びを発生する。これら信号の周波数は相補形入
力Ｅ及びの入力周波数の１／２である。
以上述べた如き分周比２の分周回路構成により
多くの利点が得られる。
(a) 36個であつた単一ゲートトランジスタが24個
以下になるので回路が単純化される。
(b) デバイスの入力ローデイングが低減される。
(c) デバイスの出力ローデイングが低減されこれ
に伴つて速度性能が向上する。
(d) ４つの反転型演算子の削除により電力消費量
が低減される。
１つの例を挙げると、本発明の実施例の分周器
によれば、ゲート当り15mwの等価電力で最大周
波数が6.25GHzとなり、これは一般的な分周器に
比較して33％の増加である。さらに、回路パラメ
ータ全てを最適とし、特にトランジスタを最適寸
法としゲート長を0.3ミクロンとすると、本発明
の分周器の最終的性能は10GHzに達する。この
場合、ゲート当りの等価電力は53mwである。
第９図は、本発明のフリツプフロツプの実施例
の電気的回路構成図であり、基本演算子を構成す
る素子アセンブリは判り易いように破線で囲まれ
ている。NOR演算子２１，３１，４１及び５１
は同図の４隅に存在しており、分周比２の分周回
路の第１段を構成している。OR演算子６１及び
７１は同図の垂直方向の中央線上に配置されてお
り、分周比２の分周回路の第２段を構成してい
る。OR演算子６２及び７２は同図の水平方向の
中央線上に配置されており、分周比２の分周回路
の第３段を構成している。第８図の如く、相補信
号Ｔ及びを供給する入力は、第１段の４つの演
算子２１，３１，４１及び５１に接続されてお
り、信号Ｔ及びの入力周波数の１／２の周波数
の出力Ｑ及びが演算子６２及び７２の出力ので
発生する。第１、第２及び第３段の演算子は、第
８図の如きフイードバツクループを形成する。
本発明の実施例のRST型フリツプフロツプ
は、DCからＸ帯域即ち10GHzまでの間で動作が
制御されるため動作帯域が極めて広い分周器を製
造するために開発されたものである。この回路の
用途としては、GHzのVHFとMHzのより低い周
波数で作動する制御又は分析システムとの間のイ
ンタフエースが挙げられる。このような用途が可
能となつたのは、常用のAND／NOR型のフリツ
プフロツプ構造を廃止し、NOR／OR型の構造を
採用したため技術的に単純化が可能となり、その
結果として性能向上が得られたからである。
本発明による実施例の分周比２の分周器を複数
個続けて用いることにより、分周比が２より大き
い分周器を製造し得ることは当業者によれば明ら
かである。また、例として挙げた技術的データ、
例えばバツフアド電界効果トランジスタの論理技
術又は使用ゲート長がNOR／OR演算子を用いた
フリツプフロツプ構造に係る本発明の範囲を全く
限定しないことも当業者によれば明らかである。
さらに、例として挙げられた技術以外の技術によ
つて前述のフリツプフロツプ構造の製造が可能な
ことも当業者によれば明らかである。
【図面の簡単な説明】
第１図は従来技術によるRTSマスタースレー
ブ型のフリツプフロツプの概略論理ブロツク構成
図、第２図はRTSマスタースレーブ型のフリ
ツプフロツプの論理ブロツク構成図、第３図は
AND／NOR型の複合フリツプフロツプ演算子の
論理ブロツク構成図、第４図は第３図の複合演算
子の電気的回路構成図、第５図は複合NOR／OR
演算子の論理ブロツク構成図、第６図は複合
NOR／OR演算子で設計されたRST型のフリ
ツプフロツプ２つを組合わせた分周比２の分周回
路の論理ブロツク構成図、第７図は複合NOR／
OR演算子の電気間都市回路構成図、第８図は本
発明の実施例による分周比２の分周回路の論理ブ
ロツク構成図、第９図は分周比２の分周回路の電
気的回路構成図である。 ８，９、１０，１１……トランジスタ、２１，
３１，４１，５１……NOR演算子、６１，７１，
６２，７２……OR演算子。

Claims (1)

  1. 【特許請求の範囲】 １ 周波数feの２つの相補信号Ｔ，が印加され
    る２つの入力端子Ｅ，と、周波数fe／２の２つ
    の相補信号Ｑ，を発生する２つの出力端子とを
    有しており、相補信号Ｔを受取る入力が前記入力
    端子Ｅと接続された第１論理NOR演算子２１、
    相補信号を受取る入力が前記入力端子と接続
    された第２論理NOR演算子３１、前記第１論理
    NOR演算子の出力信号を受取る入力が前記第１
    論理NOR演算子の出力と接続されるとともに前
    記第２論理NOR演算子の出力信号を受取る入力
    が前記第２論理NOR演算子の出力と接続された
    第1OR演算子６１、相補信号Ｔを受取る入力が
    前記入力端子Ｅと接続された第３論理NOR演算
    子５１、相補信号を受取る入力が前記入力端子
    Ｅと接続された第４論理NOR演算子４１、前記
    第３論理NOR演算子の出力信号を受取る入力が
    前記第３論理NOR演算子の出力と接続され前記
    第４論理NOR演算子の出力信号を受取る入力が
    前記第４論理NOR演算子の出力と接続された第
    2OR演算子７１、前記第１論理NOR演算子の出
    力信号を受取る入力が前記第１論理NOR演算子
    の出力と接続されるとともに前記第４論理NOR
    演算子の出力信号を受取る入力が前記第４論理
    NOR演算子の出力と接続され、相補信号Ｑを出
    力する出力が一方の出力端子に接続された第
    3OR演算子６２、及び前記第２論理NOR演算子
    の出力信号を受取る入力が前記第２論理NOR演
    算子の出力と接続されるとともに前記第３論理
    NOR演算子の出力信号を受取る入力が前記第３
    論理NOR演算子の出力と接続され、相補信号
    を出力する出力が他方の出力端子と接続された第
    4OR演算子７２を含み、前記第1OR演算子の出
    力は前記第1OR演算子の出力信号を受取る前記
    第４論理NOR演算子の入力に接続され、前記第
    2OR演算子の出力は前記第2OR演算子の出力信
    号を受取る前記第２論理NOR演算子の入力に接
    続され、前記相補信号Ｑを前記第３論理NOR演
    算子にフイードバツクすべく前記第3OR演算子
    の出力は前記相補信号Ｑを受取る前記第３論理
    NOR演算子の入力と接続されており、前記相補
    信号を前記第１論理NOR演算子にフイードバ
    ツクすべく前記第4OR演算子の出力は前記相補
    信号を受取る前記第１論理NOR演算子の入力
    と接続されているDCから10GHzの範囲で作動す
    る論理フリツプフロツプ。 ２ 前記第１、第２、第３及び第４論理NOR演
    算子並びに前記第１、第２、第３及び第4OR演
    算子は単一ゲートトランジスタ技術を使用し、半
    導体材料結晶上にモノリシツク回路形態で製造さ
    れている特許請求の範囲第１項に記載の論理フリ
    ツプフロツプ。 ３ 前記第１、第２、第３及び第４論理NOR演
    算子並びに前記第１、第２、第３及び第4OR演
    算子は周波数分周器として作動するように構成さ
    れている特許請求の範囲第１項または第２項に記
    載の論理フリツプフロツプ。
JP58116833A 1982-06-29 1983-06-28 論理フリップフロップ Granted JPS5911023A (ja)

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FR8211403A FR2529413A1 (fr) 1982-06-29 1982-06-29 Bascule logique, fonctionnant du continu a 10 ghz, et diviseur de frequence comportant cette bascule
FR8211403 1982-06-29

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Publication Number Publication Date
JPS5911023A JPS5911023A (ja) 1984-01-20
JPH0430762B2 true JPH0430762B2 (ja) 1992-05-22

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ID=9275517

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FR2529413A1 (fr) 1983-12-30
US4568843A (en) 1986-02-04
FR2529413B1 (ja) 1985-02-08
DE3366575D1 (en) 1986-11-06
EP0098203A1 (fr) 1984-01-11
EP0098203B1 (fr) 1986-10-01

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