JPH04307815A - 低周波数ジッタ補正を有する位相同期ループ - Google Patents

低周波数ジッタ補正を有する位相同期ループ

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JPH04307815A
JPH04307815A JP3341763A JP34176391A JPH04307815A JP H04307815 A JPH04307815 A JP H04307815A JP 3341763 A JP3341763 A JP 3341763A JP 34176391 A JP34176391 A JP 34176391A JP H04307815 A JPH04307815 A JP H04307815A
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    • H03J2200/00—Indexing scheme relating to tuning resonant circuits and selecting resonant circuits
    • H03J2200/10—Tuning of a resonator by means of digitally controlled capacitor bank

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に位相同期ループ
に関し、さらに詳しくは、周波数ジッタ補正を有する位
相同期ループに関する。
【０００２】
【従来の技術】低周波数基準クロックから高周波数シス
テム・クロックを生成する一般的な方法は、位相同期ル
ープ回路を用いるものである。位相同期ループ回路を構
成するさまざまな方法があるが、すべての位相同期ルー
プ回路は３つの基本部分、すなわち、位相検波部，ルー
プ・フィルタ部および電圧制御発振部を有する。位相検
波部は、基準クロック信号を受け取る第１入力と、電圧
制御発振部の出力を受け取る第２入力とを有する。また
、電圧制御発振部の出力は、位相同期ループ回路の出力
でもある。位相検波部は、ループ・フィルタ部の入力に
接続された出力を有し、ループ・フィルタ部は電圧制御
発振部の入力に接続された出力を有する。動作中、位相
検波部の出力は、上記の２つの入力における２つの信号
間の位相差に比例する信号を与える。位相検波部に応答
して、ループ・フィルタ部は位相検波部からの入力信号
の関数である出力信号を与える。電圧制御発振部は、ル
ープ・フィルタ部の出力に比例する出力周波数を与える
。上記のように、電圧制御発振部の出力信号は、帰還情
報として、位相検波部の第２入力に戻される。この帰還
情報は、電圧制御発信機の出力信号が基準クロック信号
と位相同期するために必要である。
【０００３】用途に応じて、位相同期ループ回路の各部
は、特定のデジタルまたはアナログ回路を用いて意図的
に構成される。例えば、デジタル位相検波器，デジタル
ループ・フィルタおよびデジタル制御発振器を用いて構
成される位相同期ループ回路は、アナログ構成と比較し
て、温度変動および電源電圧変動に対して動作特性が安
定しているので有利である。しかし、デジタル制御発振
器は、デジタル制御発振器のみを制御するため位相同期
ループ回路周波数よりも高い周波数の追加クロック入力
が必要とする点で潜在的な欠点を有する。
【０００４】もう１つの一般的な位相同期ループ構成は
、デジタル位相検波器，アナログループ・フィルタおよ
びアナログ電圧制御発振器を利用している。この構成の
利点は、アナログ電圧制御発振器は、別の高周波クロッ
クを必要としないことである。潜在的な欠点は、アナロ
グループ・フィルタ構成は位相同期ループ回路に対して
外部の容量素子および抵抗素子を必要とし、これがコス
トを上げ、信頼性を低下させることである概して、アナ
ログ回路ではなくデジタル回路を用いてさまざまな素子
を構成することにより、より安定した回路設計が可能に
なる。これとは対称的に、位相同期ループ回路のアナロ
グ構成は、デジタル化することによる量子化誤差を避け
、またデジタル設計手法に伴う周波数エリアシング誤差
（ｆｒｅｑｕｅｎｃｙ　ａｌｉａｓｉｎｇ　ｅｒｒｏｒ
）を避けるという利点がある。また、完全にアナログ構
成の位相同期ループ回路では、完全にデジタル構成の位
相同期ループ回路と比較して、所定の周波数の水晶に対
してより高い動作周波数が得られる。
【０００５】位相同期ループ回路は、比例・積分制御項
方法（ｐｒｏｐｏｒｔｉｏｎａｌ−ｉｎｔｅｇｒａｌ　
ｃｏｎｔｒｏｌ　ｔｅｒｍ　ｍｅｔｈｏｄ）　を用いて
構成される。各制御項は、位相同期ループ回路の性能に
対して特定の影響を与える。比例項は、位相同期ループ
回路の減衰係数を部分的に決定する。積分項は、位相同
期ループ回路の周波数オフセット誤差を補正する。
【０００６】一般に、位相同期ループ回路は、電気通信
システム内の高性能電気通信トランシーバにおいて用い
られ、ここでトランシーバとはデータ・ビット情報を送
受できる電気通信装置である。高性能電気通信トランシ
ーバで位相同期ループ回路が用いられる主な理由は、ト
ランスミッタとレシーバとの間でデータ・クロック同期
を取るためである。データ・クロック同期を確立できな
いと、「サイクル・スリップ（ｃｙｃｌｅ−ｓｌｉｐ）
」が生じうる。サイクル・スリップが生じると、送信さ
れているデータ・ビットの一部が電気通信システム内の
別のトランシーバによって受信されず、サイクル・スリ
ップの結果受信されないデータ・ビットは、「抜けた（
ｄｒｏｐｐｅｄ）　」または「無視された（ｉｇｎｏｒ
ｅｄ）　」という。
【０００７】位相同期ループ回路に関連する一般的な問
題は、出力における固有周波数ジッタであり、ここでい
う周波数ジッタとは出力周波数における有害な変動のこ
とである。位相同期ループ回路のすべての用途が周波数
ジッタの影響を受けるわけではないが、周波数ジッタは
電気通信分野において主要問題となっている。
【０００８】高性能トランシーバを用いる電気通信シス
テムでは、データ信号処理方法が利用される。これらの
データ信号処理方法では、周波数ジッタの大きさが最小
限でなければならない。例えば、Ｕ型トランシーバ等の
このような高性能電気通信システムの周波数ジッタ公差
は、国際規格委員会ＡＮＳＩによって規定されており、
それを図１に示す。図１のグラフは、縦軸にピコ秒で表
した出力周波数ジッタの大きさを、そして横軸に周波数
を示している。このグラフは、周波数が増加するにつれ
て、許容周波数ジッタの大きさも増加し、そして周波数
が低下すると、許容周波数ジッタの大きさも低下するこ
とを示している。
【０００９】
【発明が解決しようとする課題】一次位相同期ループ回
路は、比例制御項しかないループ・フィルタ部を有する
。従って、位相同期ループ回路にはより広い雑音帯域幅
が存在し、入力信号内の雑音またはジッタは濾波されな
い。一次位相同期ループ回路の出力における周波数ジッ
タを低減する既知の方法として、水晶発振回路の出力に
おける複数のレシオ切替可能コンデンサ（ｒａｔｉｏｅ
ｄ　ｓｗｉｔｃｈａｂｌｅ　ｃａｐａｃｉｔｏｒ）を介
して出力周波数を制御する方法がある。切替コンデンサ
は、位相検波器の出力によって直接制御される。このよ
うな回路では、周波数ジッタの大きさは、発振器が発生
できる最大周波数を所定の値に制限することにより、所
定の値に強制的に制限、あるいは「ハード」制限するこ
とができる。出力においてレシオ切替コンデンサを用い
る従来の一次位相同期ループ回路の欠点は、位相同期ル
ープの周波数オフセット補正が限定されることである。
【００１０】
【課題を解決するための手段】本明細書では、デジタル
回路で構成された位相検波器を具備する低周波数ジッタ
補正を有する位相同期ループが提供される。位相検波器
は、基準信号である第１クロック信号を受け取る第１入
力を有し、かつ位相同期ループの出力信号を受け取る第
２入力を有する。位相検波器の出力は、第１クロック信
号と第２クロック信号との間の位相関係を示す。デジタ
ル・フィルタ回路は、位相検波器の出力に結合された入
力を有する。デジタル・フィルタ回路は、比例項と積分
項とを生成し、比例制御項と積分制御項との和をとって
、デジタル信号を与える。このデジタル信号は、どのよ
うに位相同期ループ回路の出力信号を調整して、所定の
出力周波数を維持するかを定める被濾波出力を表す。 デジタル制御アナログ発振器は、デジタル・フィルタ回
路に結合され、フィルタのデジタル信号に応答して出力
信号を与える。
【００１１】
【実施例】図２は、低周波数における周波数ジッタ補正
を有する切替コンデンサ位相同期ループ１０を示す。概
して、位相同期ループ１０は、位相検波器１２，ループ
・フィルタ１３，ディザ（ｄｉｔｈｅｒ）部１６，デジ
タル制御アナログ発振部１８および制御論理２１を有す
る。ループ・フィルタ部１３は、積分項カウンタ１４，
比例項カウンタ２０および加算器２２を有する。ディザ
部１６は、デクリメント・カウンタ２４，レジスタ２６
および加算器２８を有する。デジタル制御アナログ発振
部１８は、Ｎ−２Ｎ　デコーダ３０，水晶発振部３２お
よび切替コンデンサ・ネットワーク３４を有する。
【００１２】制御論理２１は、デジタル制御アナログ発
振部１８の出力信号を受け取る入力を有する。制御論理
２１は、比例項カウンタ２０の制御入力に接続された第
１出力と、加算器２２の制御入力に接続された第２出力
と、デクリメント・カウンタ２４の制御入力に接続され
た第３出力と、レジスタ２６の制御入力に接続された第
４出力と、加算器２８の制御入力に接続された第５出力
と、デコーダ３０の制御入力に接続された第６出力とを
有する。位相検波器１２は、基準クロック信号に接続さ
れた第１入力と、デジタル制御アナログ発振部１８の出
力を受け取る第２入力とを有する。また、デジタル制御
アナログ発振部１８の出力は、位相同期ループ１０の出
力である。位相検波器１２は、積分項カウンタ１４の入
力と比例項カウンタ２０の入力とに接続された出力を有
する。積分項カウンタ１４は、ＮビットとＭビットとに
分周される出力を有する（ただし、ＮおよびＭは整数で
ある）。比例項カウンタ２０は、加算器２２の第１入力
に接続されるＰビット出力を有する。加算器２２は、積
分項カウンタ１４の連結されたＮビット出力とＭビット
出力とをそれぞれ受け取る第２および第３入力を有し、
Ｎビット出力とＭビット出力とを与える。デクリメント
・カウンタ２４は、加算器２２のＭビット出力を受け取
る入力を有し、シングル・ビット出力を与える。レジス
タ２６は、加算器２２のＮビット出力を受け取る入力を
有し、Ｎビット出力を与える。加算器２８は、レジスタ
２６のＮビット出力を受け取る第１入力と、デクリメン
ト・カウンタ２４のシングル・ビット出力を受け取る第
２入力とを有する。加算器２８は、デコーダ３０の入力
に接続されるＮビット出力を有する。デコーダ３０は、
２Ｎ　ビット出力を有する。２Ｎ　ビットの所定の１つ
は、切替コンデンサ・ネットワーク３４の複数のスイッ
チの所定の１つの制御端子に接続される。水晶発振部３
２は、インバータ，水晶，抵抗およびコンデンサを用い
る従来の水晶発振器である。「出力」と記された出力を
有する切替コンデンサ・ネットワーク３４は、複数の等
価コンデンサを有する。コンデンサ４０がスイッチ４２
に結合されているように、各コンデンサは複数のスイッ
チの１つに結合される。切替コンデンサ・ネットワーク
３４内のすべてのスイッチは、第１端子が互い接続され
、切替コンデンサ・ネットワーク３４および位相同期ル
ープ１０の出力を形成している。切替コンデンサ・ネッ
トワーク３４内の各スイッチは、複数の切替コンデンサ
内のコンデンサの所定の第１電極に接続された第２端子
を有する。切替コンデンサ・ネットワーク３４内の各ス
イッチは、デコーダ３０の出力に接続された制御端子を
有する。切替コンデンサ・ネットワーク３４内の各コン
デンサの第２電極は、接地基準に接続される。好適な構
成形態では、切替コンデンサ・ネットワーク３４のコン
デンサは水晶発振部３２を中心にして分配されており、
水晶の両側で容量を分配し、起動時に水晶を支援してい
ることに注意されたい。本発明の説明の便宜を図るため
、切替コンデンサ・ネットワーク３４のすべてのコンデ
ンサは水晶発振部３２の一方の側のみにしか示されてい
ない。
【００１３】位相同期ループ１０は、基準周波数入力に
比例する出力周波数を与える。また、位相同期ループ１
０は、ディザリング方法を用いて低周波固有ジッタを、
周波数ジッタの大きさに対する寛容度の高い高周波ジッ
タに変換することにより、低周波数における周波数ジッ
タの影響を最小限に押さえる。
【００１４】動作中、デジタル構成の位相検波器１２は
、基準クロックと切替コンデンサ・ネットワーク３４の
出力との間に存在する位相差に比例する出力信号を与え
る。位相検波器１２のデジタル出力は、ループ・フィル
タ部１３に信号を与え、この信号は、切替コンデンサネ
ットワーク３４によって与えられる出力周波数を増加あ
るいは低減するように指示する。比例項カウンタ２０，
積分項カウンタ１４および加算器は、デジタル出力を与
えるループ・フィルタを構成すべく一体となって機能し
、このデジタル出力は位相同期ループ１０の出力におけ
る位相誤差をどのように補正するかを定める。比例項カ
ウンタ２０は、デジタル・カウンタとして構成され、所
定の時間間隔で制御論理２１によってリセットされる。 積分項カウンタ１４は、デジタル・アップ／ダウン・カ
ウンタとして構成され、カウンタをインクリメントする
かあるいはデクリメントするかの判断は、位相検波器１
２からの出力によって決まる。積分項カウンタ１４のＮ
ビット出力は、アップ／ダウン・カウント機能の出力か
らの所定の数の最上位ビット（ＭＳＢ）を表す。 積分項カウンタ１４のＭビット出力は、アップ／ダウン
・カウンタ機能の出力からの最下位ビット（ＬＳＢ）の
所定の上位部を表す。加算器２２の出力は、従来の制御
理論に基づく、出力周波数の積分制御および比例制御に
関連する制御項を含むデジタル和を表すデジタル信号で
ある。加算器２２によって与えられるデジタル和は、従
来の方法でいかにして位相同期ループ１０の出力信号を
補正するかを定める被濾波出力である。
【００１５】図示の例では、本発明は、位相検波器１２
とデジタル制御アナログ発振器３４との間にデジタル積
分項カウンタ１４を追加することにより、上記の周波数
ジッタがハード制限された既知の一次位相同期ループ回
路に代わるものを提供する。この追加により、一次位相
同期ループを二次位相同期ループに変換する。位相差に
応答してデジタル・カウント値を与えることにより、積
分項カウンタ１４は位相検波器１２の出力の積分を実質
的にとり、位相同期ループの周波数オフセット補正機能
を制限せずに、基準クロック上のジッタを濾波して除去
する。また、ループ・フィルタは、位相同期ループの雑
音帯域幅を低減する。デジタル・ループ・フィルタ出力
を用いて、水晶発振部３２の出力における切替可能コン
デンサ群を介してデジタル制御アナログ発振器の周波数
を調整する。切替コンデンサ・ネットワーク３４のコン
デンサのそれぞれは、ネットワーク３４が一次的である
ように、等価されている。切替可能コンデンサの数は、
周波数ステップの数（周波数量子化）を決定し、周波数
量子化ステップの数が少なくなるほど、出力周波数の変
動も小さくなる。電圧制御発振器の出力における周波数
の変動が小さくなると、固有周波数ジッタの大きさを小
さくする効果がある。従って、周波数ジッタを低減する
能力は、小さい切替可能コンデンサを製造する能力に依
存する。集積回路上に実際に製造可能なレシオ切替可能
コンデンサの寸法およびその数には物理的な限界がある
ので、周波数ジッタを低減する他の方法が望ましい。本
発明は、デジタル位相検波器，デジタル・ループ・フィ
ルタおよびアナログ発振器を提供する。位相同期ループ
におけるデジタルおよびアナログ回路のこの独自の組合
せは、外部回路の数および量を低減し、かつ発振段にお
いて別の高周波クロック信号を必要とせずに正確な動作
を行なうことにより、総合ＰＬＬ性能の最適化を行なう
。
【００１６】さらに、本発明に従って、ディザ項（ｄｉ
ｔｈｅｒ　ｔｅｒｍ）を追加ジッタ制御としてループ・
フィルタのデジタル出力に追加することができる。加算
器２８の出力におけるコンデンサ・アレイに対する制御
信号のゼロと１ＬＳＢとの間で、ループ・フィルタ出力
のＬＳＢに比例してディザの大きさを変化させると、周
波数制御の分解能が改善でき、それにより量子化効果を
低減する。ディザ項は、デクリメント・カウンタ２４，
レジスタ２６および加算器２８によって与えられる。
【００１７】デクリメント・カウンタ２４は、加算器２
２のＭビット・デジタル出力をラッチし、ラッチされた
値をゼロまでデクリメントし続ける。カウンタ２４がデ
クリメントする速度は、［２Ｍｆｃ］であることが好ま
しい。 ただし、「ｆｃ」は搬送波周波数であり、カウンタ２４
のデジタル出力の周波数である。デクリメント・カウン
タ２４内のラッチされた値がノンゼロである期間中、デ
クリメント・カウンタ２４の出力は論理１である。それ
以外の場合は、出力値は論理０である。レジスタ２６は
、加算器２２のＮビット出力をラッチし、また所定の時
間において、レジスタ２６とデクリメント・カウンタ２
４の両方の出力値は加算器２８の入力に与えられる。加
算器２８のＮビット出力は、デクリメント・カウンタ２
４のデューティ・サイクル出力とレジスタ２６内のラッ
チされたＮビット値とに基づいて符号化されたビット・
パターンを与える。加算器２８の出力は、周波数ジッタ
の大きさを増加せずに、固有低周波ジッタを高周波ジッ
タに変える効果を有する。この手順を、「ディザリング
（ｄｉｔｈｅｒｉｎｇ）　」という。出力ジッタが変換
される周波数範囲は、制御論理２１によって設定される
搬送波周波数にほぼ等しい。搬送波周波数も、また搬送
波周波数の（２Ｍ　）倍の周波数も、特に高い周波数で
はない。例えば、図１に示すように、１ｋＨｚの範囲の
搬送波周波数は、１Ｈｚ範囲の場合よりも実質的に大き
なジッタ許容度が可能である。この搬送波周波数値の場
合、デクリメント・カウンタ２４がクロックされる周波
数もそれほど高くない。例えば、Ｍが加算器２２からの
６ビット出力を表す６に等しく、かつ搬送波周波数が１
ｋＨｚの場合、デクリメント・カウンタ２４は６４ｋＨ
ｚでクロックされる。加算器２８のＮビット出力は、デ
コーダ３０によって２Ｎ　制御信号に復号される。２Ｎ
　信号のそれぞれは、切替コンデンサ・ネットワーク３
４内の所定のスイッチを制御し、水晶発振部３２の出力
周波数を調整する。
【００１８】ＰＬＬの出力周波数に対するディザ部１６
が与える影響を検討する別の方法として、各コンデンサ
がＬＳＢ値を有しているので、出力周波数の微調整はＬ
ＳＢ重み付けコンデンサを出力から出し入れすることに
より行なわれるという観点から考慮する。さらに、加算
器２８の出力搬送波周波数は高いので、出力周波数のＬ
ＳＢ調整は極めて頻繁に行なわれる。従って、出力中の
量子化誤差は、出力周波数の高速ＬＳＢ補正によって平
均化され、低減される。
【００１９】以上から、デジタル位相検波器とデジタル
・ループ・フィルタとをデジタル制御アナログ発振器と
共に利用して、周波数分解能を改善し、一次的な周波数
制御および低周波ジッタ補正を行なう位相同期ループ回
路が提供されたことが明らかである。位相検波器とルー
プ・フィルタとがデジタル構成であるので、さまざまな
アナログ構成と比較して、回路の経時変化特性，温度お
よび電源電圧の変動，製造上の欠陥の影響を受けにくく
、かつ安価である。
【００２０】上記の位相同期ループ回路は図１に示すよ
うに構成されるが、ディザリングする、すなわち低周波
ジッタを高周波ジッタに変える他の方法も利用できるこ
とは明らかである。デジタル制御アナログ発振器におい
て具体的な数のコンデンサが示されているが、任意の数
のコンデンサを構成してもよいことは明らかである。等
価コンデンサを有するコンデンサ・アレイが示されてい
るが、本発明は２進重み付けコンデンサ値でも構成でき
ることが明らかである。等価コンデンサを用いることに
より一次性が保証されるが、コンデンサが等価でない場
合、コンデンサのスイッチング動作によって出力電圧誤
差が生じることがある。異なる電圧レベルのコンデンサ
切替に起因する出力誤差が許容できる場合、一次性は必
要ない。本明細書では発明の原理を説明してきたが、こ
の説明は一例としてのみにとどめ、本発明の範囲を限定
するものではないことは当業者には明らかである。従っ
て、添付のクレームは発明の真の精神と範囲に入る発明
のすべての変形例を内包するものとする。
【図面の簡単な説明】
【図１】従来の周波数ジッタ規格のグラフである。
【図２】本発明による位相同期ループ回路のブロック図
である。
【符号の説明】
１０　　位相同期ループ １２　　位相検波器 １３　　ループ・フィルタ部 １４　　積分項カウンタ １６　　ディザ部 １８　　デジタル制御アナログ発振部 ２０　　比例項カウンタ ２１　　制御論理 ２２　　加算器 ２４　　デクリメント・カウンタ ２６　　レジスタ ２８　　加算器 ３０　　Ｎ−２Ｎ　デコーダ ３２　　水晶発振部 ３４　　切替コンデンサ・ネットワーク４０　　コンデ
ンサ ４２　　スイッチ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】　　基準信号である第１クロック信号を受
    け取る第１入力と、位相同期ループの出力信号を受け取
    る第２入力と、第１クロック信号と第２クロック信号と
    の間の位相関係を示す出力とを有する、デジタル回路で
    構成された位相検波器（１２）；位相検波器の出力に結
    合された入力を有するデジタル・フィルタ回路（１３）
    であって、比例制御項と積分制御項とを生成し、比例制
    御項と積分制御項との和をとって、位相同期ループ回路
    の出力信号をどうのように調整して所定の出力周波数を
    維持するかを定める被濾波出力を表すデジタル信号を与
    えるデジタル・フィルタ回路（１３）；およびデジタル
    ・フィルタ回路に結合され、フィルタのデジタル信号に
    応答して出力信号を与えるデジタル制御アナログ発振器
    （１８，３２，３４）；によって構成されることを特徴
    とする位相同期ループ（１０）。
  2. 【請求項２】　　デジタル・フィルタ回路とデジタル制
    御アナログ発振器との間に結合され、デジタル・フィル
    タ回路によって与えられるデジタル信号を受け取り、か
    つこのデジタル信号を処理して、アナログ発振器に対し
    てデジタル信号としてデジタル制御信号を与えるディザ
    手段（２４，２６，２８）から成り、該デジタル制御信
    号が出力周波数信号における固有低周波ジッタを所定の
    高周波数に変換することを特徴とする請求項１記載の位
    相同期ループ。
  3. 【請求項３】　　前記ディザ手段がさらに：デジタル・
    フィルタ回路のデジタル信号に結合され、デジタル信号
    の下位部を受け取る入力と、クロック信号を受け取るク
    ロック入力とを有するカウンタ（２４）であって、受け
    取られたデジタル信号の該下位部によって設定される値
    から所定の値までカウントし、所定の値に達すると第２
    論理値に変わる第１論理値の出力を与えるカウンタ（２
    ４）；デジタル・フィルタ回路のデジタル信号に結合さ
    れ、デジタル信号の高位部を受け取りかつ保存する入力
    を有し、デジタル信号の該高位部を選択的に与える出力
    を有する保存手段（２６）；保存手段の出力に結合され
    た第１入力と、カウンタの出力に結合された第２入力と
    、デジタル信号の高位部とカウンタの出力との加算に応
    答してデジタル制御信号を与える出力とを有する加算器
    （２８）；およびカウンタに結合され、低周波ジッタが
    変換される対象の所定の高周波数を決定するクロック信
    号を与える制御手段（２１）であって、さらに保存手段
    と加算器とに結合され、保存手段と加算器とを制御する
    制御手段（２１）；から成ることを特徴とする請求項２
    記載の位相同期ループ。
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