JPH04309010A - 方形波発生回路 - Google Patents
方形波発生回路Info
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- JPH04309010A JPH04309010A JP3073051A JP7305191A JPH04309010A JP H04309010 A JPH04309010 A JP H04309010A JP 3073051 A JP3073051 A JP 3073051A JP 7305191 A JP7305191 A JP 7305191A JP H04309010 A JPH04309010 A JP H04309010A
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- square wave
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は方形波発生回路に関し、
特に高圧かつ高速の方形波を発生するものに使用される
。
特に高圧かつ高速の方形波を発生するものに使用される
。
【０００２】
【従来の技術】方形波発生回路は、例えばイメージイン
テンシファイアのゲート回路、ストリークカメラ、フレ
ーミングカメラなどに有効に利用される。このような方
形波発生回路としては、従来から種々の方式のものがあ
り、例えばＴＴＬやＥＣＬなどのロジックＩＣは一種の
方形波発生回路であるが、これらの出力方形波はすべて
５Ｖ程度の低電圧である。本発明は、特に出力電圧が１
００Ｖ程度から１０００Ｖ以上の高圧の方形波発生回路
に関するものであり、その発生方法は以下に、１）、２
）、３）として分類される様に、かぎられたものとなる
。
テンシファイアのゲート回路、ストリークカメラ、フレ
ーミングカメラなどに有効に利用される。このような方
形波発生回路としては、従来から種々の方式のものがあ
り、例えばＴＴＬやＥＣＬなどのロジックＩＣは一種の
方形波発生回路であるが、これらの出力方形波はすべて
５Ｖ程度の低電圧である。本発明は、特に出力電圧が１
００Ｖ程度から１０００Ｖ以上の高圧の方形波発生回路
に関するものであり、その発生方法は以下に、１）、２
）、３）として分類される様に、かぎられたものとなる
。
【０００３】１）アバランシェトランジスタを用いた方
形波発生回路 例えば文敵（Ａｒｖｉｔ Ｌｕｎｄｙ，ｅｔ．ａｌ．
，ＩＥＥＥ Ｔｒａｎｓ．ｏｎ Ｎｕｃｌ．Ｓｃｉ
．，Ｖｏｌ．ＮＳ−２５，Ｎｏ．１，５９１（１９７８
））によれば、チャージケーブルとアバランシェトラン
ジスタを用いて、出力電圧１０００Ｖ、半値幅１０ｎｓ
ｅｃ、立ち上がり時間４ｎｓｅｃの方形波を得ている。 図７はその回路図である。同図において、トリガ手段５
５からのトリガ信号がアバランシェトランジスタ群５２
に入力されない時は、電源５４の電圧Ｅが抵抗５３を通
してチャージケーブル５１に充電されている。トリガ手
段５５からのトリガ信号が入力された時、アバランシェ
トランジスタ群５２がアバランシェ降状を起こし、高速
に導通状態となる。このため、チャージケーブル５１に
充電されていた電荷は、アバランシェトランジスタ群５
２を介して出力端子５７より出力される。パルス幅はチ
ャージケーブル５１の長さによって決定される。抵抗５
３はアバランシェ降状時に高インスピーダンスになる様
な抵抗値が選ばれ、通常数ＭΩである。
形波発生回路 例えば文敵（Ａｒｖｉｔ Ｌｕｎｄｙ，ｅｔ．ａｌ．
，ＩＥＥＥ Ｔｒａｎｓ．ｏｎ Ｎｕｃｌ．Ｓｃｉ
．，Ｖｏｌ．ＮＳ−２５，Ｎｏ．１，５９１（１９７８
））によれば、チャージケーブルとアバランシェトラン
ジスタを用いて、出力電圧１０００Ｖ、半値幅１０ｎｓ
ｅｃ、立ち上がり時間４ｎｓｅｃの方形波を得ている。 図７はその回路図である。同図において、トリガ手段５
５からのトリガ信号がアバランシェトランジスタ群５２
に入力されない時は、電源５４の電圧Ｅが抵抗５３を通
してチャージケーブル５１に充電されている。トリガ手
段５５からのトリガ信号が入力された時、アバランシェ
トランジスタ群５２がアバランシェ降状を起こし、高速
に導通状態となる。このため、チャージケーブル５１に
充電されていた電荷は、アバランシェトランジスタ群５
２を介して出力端子５７より出力される。パルス幅はチ
ャージケーブル５１の長さによって決定される。抵抗５
３はアバランシェ降状時に高インスピーダンスになる様
な抵抗値が選ばれ、通常数ＭΩである。
【０００４】２）高耐圧の電界効果トランジスタ（ＦＥ
Ｔ）を用いた方形波発生回路 例えば文敵（Ｍａｒｋ Ｔ．Ｂｅｒｎｉｕｓ，ｅｔ．
ａｌ．，Ｒｅｖ．Ｓｃｉ．Ｉｎｓｔｒｕｍ．，Ｖｏｌ．
６０，７７９（１９８９））に示されているものでは、
出力方形波の立上り電圧発生用ＦＥＴと、立下り電圧発
生用ＦＥＴを直列に接続し、それぞれを交互にＯＮさせ
ることによって方形波を得ている。出力電圧は１０００
Ｖ以上、立上り電圧は５０ｎｓｅｃ程度である。図８は
その回路図である。同図において、ＯＮトリガ手段６５
およびＯＦＦトリガ手段６６ともにトリガ信号が入力さ
れない時には、出力端子６７からの出力は、抵抗６１に
よってＶＬ の電圧になっている。ＯＮトリガ手段６５
によって第１のＦＥＴ６２をＯＮした時、出力電圧は略
ＶＨ となる。ＯＦＦトリガ手段６６によって第２のＦ
ＥＴ６３をＯＮした時、所定の時間、第１のＦＥＴ６２
と第２のＦＥＴ６３が導通状態となる。導通状態になっ
た瞬間、第１のＦＥＴ６２と第２のＦＥＴ６３に大電流
が流れる。その大電流によって、第１のＦＥＴ６２のゲ
ートの電荷が引き抜かれ第１のＦＥＴはＯＦＦになって
いく。第２のＦＥＴ６３は、ゲートの電荷がＯＦＦトリ
ガ手段６６から供給され続けるのでＯＦＦにはならない
。 この様に大電流を流すことにより、トリガが入力されな
い側のＦＥＴをＯＦＦさせている。そして、直列に接続
されたＦＥＴを交互に開閉することによって、方形波を
得ている。
Ｔ）を用いた方形波発生回路 例えば文敵（Ｍａｒｋ Ｔ．Ｂｅｒｎｉｕｓ，ｅｔ．
ａｌ．，Ｒｅｖ．Ｓｃｉ．Ｉｎｓｔｒｕｍ．，Ｖｏｌ．
６０，７７９（１９８９））に示されているものでは、
出力方形波の立上り電圧発生用ＦＥＴと、立下り電圧発
生用ＦＥＴを直列に接続し、それぞれを交互にＯＮさせ
ることによって方形波を得ている。出力電圧は１０００
Ｖ以上、立上り電圧は５０ｎｓｅｃ程度である。図８は
その回路図である。同図において、ＯＮトリガ手段６５
およびＯＦＦトリガ手段６６ともにトリガ信号が入力さ
れない時には、出力端子６７からの出力は、抵抗６１に
よってＶＬ の電圧になっている。ＯＮトリガ手段６５
によって第１のＦＥＴ６２をＯＮした時、出力電圧は略
ＶＨ となる。ＯＦＦトリガ手段６６によって第２のＦ
ＥＴ６３をＯＮした時、所定の時間、第１のＦＥＴ６２
と第２のＦＥＴ６３が導通状態となる。導通状態になっ
た瞬間、第１のＦＥＴ６２と第２のＦＥＴ６３に大電流
が流れる。その大電流によって、第１のＦＥＴ６２のゲ
ートの電荷が引き抜かれ第１のＦＥＴはＯＦＦになって
いく。第２のＦＥＴ６３は、ゲートの電荷がＯＦＦトリ
ガ手段６６から供給され続けるのでＯＦＦにはならない
。 この様に大電流を流すことにより、トリガが入力されな
い側のＦＥＴをＯＦＦさせている。そして、直列に接続
されたＦＥＴを交互に開閉することによって、方形波を
得ている。
【０００５】３）電子管を用いた方形波発生回路サイラ
トロン、クライトロンＲ などを用いた方式の回路では
、出力電圧４０００Ｖ以上、半値幅１００ｎｓｅｃ程度
、立上り時間１０ｎｓｅｃ程度の方形波を得ることがで
きる。この従来技術では、熱陰極や冷陰極を用いた真空
管をスイッチ手段として用い、コンデンサやチャージケ
ーブルに蓄積された電荷をスイッチし、方形波を得てい
る。
トロン、クライトロンＲ などを用いた方式の回路では
、出力電圧４０００Ｖ以上、半値幅１００ｎｓｅｃ程度
、立上り時間１０ｎｓｅｃ程度の方形波を得ることがで
きる。この従来技術では、熱陰極や冷陰極を用いた真空
管をスイッチ手段として用い、コンデンサやチャージケ
ーブルに蓄積された電荷をスイッチし、方形波を得てい
る。
【０００６】
【発明が解決しようとする課題】しかしながら、１）の
アバランシェトランジスタを用いた方式の回路では、チ
ャージケーブル５１に電荷を充電させなければならなず
、その時定数（抵抗５３とチャージケーブル５１の容量
で決定される）が最大でも１００μｓｅｃ（１０ＫＨｚ
）であり、繰り返し周波数が上らない。また、出力方形
波のパルス幅は、チャージケーブルの長さで決定される
ため、自由に可変することが困難であった。
アバランシェトランジスタを用いた方式の回路では、チ
ャージケーブル５１に電荷を充電させなければならなず
、その時定数（抵抗５３とチャージケーブル５１の容量
で決定される）が最大でも１００μｓｅｃ（１０ＫＨｚ
）であり、繰り返し周波数が上らない。また、出力方形
波のパルス幅は、チャージケーブルの長さで決定される
ため、自由に可変することが困難であった。
【０００７】２）の高耐圧ＦＥＴを用いた方式の回路で
は、ＦＥＴのゲートの電荷を抜くために、ドレイン・ソ
ース間に大電流を流さなければＦＥＴをＯＦＦさせるこ
とができず、このため損失が大きかった。また、大電流
を流さなければならないので、立上り時間、立下り時間
が本来のＦＥＴのスイッチング特性に比べ遅くなってい
た。また、ＦＥＴをＯＦＦさせる時間が長いため、出力
方形波のパルス幅を極端に挟めることが困難であった。
は、ＦＥＴのゲートの電荷を抜くために、ドレイン・ソ
ース間に大電流を流さなければＦＥＴをＯＦＦさせるこ
とができず、このため損失が大きかった。また、大電流
を流さなければならないので、立上り時間、立下り時間
が本来のＦＥＴのスイッチング特性に比べ遅くなってい
た。また、ＦＥＴをＯＦＦさせる時間が長いため、出力
方形波のパルス幅を極端に挟めることが困難であった。
【０００８】３）の電子管を用いた方式の回路では、電
子管を用いているため、エージング時間がかかったり、
トリガジッタが大きいなどの問題があった。
子管を用いているため、エージング時間がかかったり、
トリガジッタが大きいなどの問題があった。
【０００９】
【課題を解決するための手段】本発明に係わる方形波発
生回路は、一対の端子間に直流の基準電圧を発生させる
基準電源と、基準電源の一方の端子と方形波を出力する
ための出力端子との間に接続され、制御端子と出力端子
との間の電位差に応じてオン、オフする第１のスイッチ
手段と、基準電源の他方の端子と出力端子との間に接続
された抵抗手段と、他方の端子と第１のスイッチ手段の
制御端子との間に接続された第２のスイッチ手段と、第
１のスイッチ手段の制御端子と前記出力端子の間の電位
差を当該第１のスイッチ手段がオンとなるのに必要なレ
ベルとする第１の制御手段と、第１のスイッチ手段がオ
ンとなっているときに第２のスイッチ手段をオンにさせ
る第２の制御手段とを備えることを特徴とする。
生回路は、一対の端子間に直流の基準電圧を発生させる
基準電源と、基準電源の一方の端子と方形波を出力する
ための出力端子との間に接続され、制御端子と出力端子
との間の電位差に応じてオン、オフする第１のスイッチ
手段と、基準電源の他方の端子と出力端子との間に接続
された抵抗手段と、他方の端子と第１のスイッチ手段の
制御端子との間に接続された第２のスイッチ手段と、第
１のスイッチ手段の制御端子と前記出力端子の間の電位
差を当該第１のスイッチ手段がオンとなるのに必要なレ
ベルとする第１の制御手段と、第１のスイッチ手段がオ
ンとなっているときに第２のスイッチ手段をオンにさせ
る第２の制御手段とを備えることを特徴とする。
【００１０】
【作用】第１のスイッチ手段はその制御端子（ゲートま
たはベース端子）と方形波出力端子（ソースまたはエミ
ッタ端子）との間の電位差が、第１の制御手段（電位伝
送手段）からの出力によって所定レベルとされたときオ
ンとなり、方形波出力が立ち上る。そして、第２のスイ
ッチ手段がオンとなると、第１のスイッチ手段は直ちに
オフとなり、方形波出力も立ち下る。ここで、出力端子
と第１のスイッチ手段の制御端子との間に、第２のスイ
ッチ手段がオンになったときに出力端子側のチャージを
当該第２のスイッチ手段を介して取り去る整流手段が更
に備えられていれば、出力波形は更にシャープになる。
たはベース端子）と方形波出力端子（ソースまたはエミ
ッタ端子）との間の電位差が、第１の制御手段（電位伝
送手段）からの出力によって所定レベルとされたときオ
ンとなり、方形波出力が立ち上る。そして、第２のスイ
ッチ手段がオンとなると、第１のスイッチ手段は直ちに
オフとなり、方形波出力も立ち下る。ここで、出力端子
と第１のスイッチ手段の制御端子との間に、第２のスイ
ッチ手段がオンになったときに出力端子側のチャージを
当該第２のスイッチ手段を介して取り去る整流手段が更
に備えられていれば、出力波形は更にシャープになる。
【００１１】
【実施例】以下、添付図面を参照して本発明の実施例を
詳細に説明する。図１は第１実施例の回路図である。第
１のトリガ手段１１はＴＲＧ１ の入力を受けて、第１
のスイッチ手段であるＦＥＴ１６をオンさせるための第
１トリガパルスを発生し、これを電位伝送手段１４に与
える。第２のトリガ手段１２はＴＲＧ２ の入力を受け
て、第２のスイッチ手段２０をオンさせるための第２ト
リガパルスを発生する。ここで、第１トリガパルスは方
形波出力をオンさせるためのＯＮトリガとなり、第２ト
リガパルスは方形波出力をオフさせるためのＯＦＦトリ
ガとなる。電位伝送手段１４の出力はＦＥＴ１６のゲー
ト端子（Ｇ）とソース端子（Ｓ）に与えられている。ま
た、ＦＥＴ１６のゲート端子とソース端子の間にはダイ
オード１８が接続されている。そして、ソース端子には
抵抗２２が接続され、抵抗２２の他端は基準電圧ＥＲＥ
Ｆ を与える電源２６の低圧側端子（ＶＬ ）に、ＦＥ
Ｔ１６のドレイン端子（Ｄ）は電源２６の高圧側端子（
ＶＨ ）に接続されている。
詳細に説明する。図１は第１実施例の回路図である。第
１のトリガ手段１１はＴＲＧ１ の入力を受けて、第１
のスイッチ手段であるＦＥＴ１６をオンさせるための第
１トリガパルスを発生し、これを電位伝送手段１４に与
える。第２のトリガ手段１２はＴＲＧ２ の入力を受け
て、第２のスイッチ手段２０をオンさせるための第２ト
リガパルスを発生する。ここで、第１トリガパルスは方
形波出力をオンさせるためのＯＮトリガとなり、第２ト
リガパルスは方形波出力をオフさせるためのＯＦＦトリ
ガとなる。電位伝送手段１４の出力はＦＥＴ１６のゲー
ト端子（Ｇ）とソース端子（Ｓ）に与えられている。ま
た、ＦＥＴ１６のゲート端子とソース端子の間にはダイ
オード１８が接続されている。そして、ソース端子には
抵抗２２が接続され、抵抗２２の他端は基準電圧ＥＲＥ
Ｆ を与える電源２６の低圧側端子（ＶＬ ）に、ＦＥ
Ｔ１６のドレイン端子（Ｄ）は電源２６の高圧側端子（
ＶＨ ）に接続されている。
【００１２】次に、Ｎチャネル型ＦＥＴを用いた上記実
施例回路の作用を説明する。第１トリガ手段１１および
第２のトリガ手段１２からともにトリガパルスが出力さ
れていない時には、出力端子２４の電圧ＶＯ は、抵抗
２２によって基準電源２６の電位ＶＬ に保たれている
。このとき、ＦＥＴ１６およびダイオード１８はＯＦＦ
状態である。第１のトリガ手段１１からトリガ信号（Ｏ
Ｎトリガ）が出力されると、電位伝送手段１４を介して
ＦＥＴ１６のゲート端子とソース端子に電圧が印加され
る。 これによってＦＥＴ１６はＯＮとなり、基準電源２６の
電位ＶＨ が出力端子２４に出力され、方形波出力はＯ
Ｎになる。電位伝送手段１４は出力端子と接続されてい
るため、電位伝送手段１４のＦＥＴ１６側の電位もＶＨ
となる。電位伝送手段１４はこのように電位が変化し
ても、ＦＥＴ１６のゲート・ソース間にトリガパルスの
電位だけを与える働きをする。これには、パルストラン
スやフォトカプラが用いられる。
施例回路の作用を説明する。第１トリガ手段１１および
第２のトリガ手段１２からともにトリガパルスが出力さ
れていない時には、出力端子２４の電圧ＶＯ は、抵抗
２２によって基準電源２６の電位ＶＬ に保たれている
。このとき、ＦＥＴ１６およびダイオード１８はＯＦＦ
状態である。第１のトリガ手段１１からトリガ信号（Ｏ
Ｎトリガ）が出力されると、電位伝送手段１４を介して
ＦＥＴ１６のゲート端子とソース端子に電圧が印加され
る。 これによってＦＥＴ１６はＯＮとなり、基準電源２６の
電位ＶＨ が出力端子２４に出力され、方形波出力はＯ
Ｎになる。電位伝送手段１４は出力端子と接続されてい
るため、電位伝送手段１４のＦＥＴ１６側の電位もＶＨ
となる。電位伝送手段１４はこのように電位が変化し
ても、ＦＥＴ１６のゲート・ソース間にトリガパルスの
電位だけを与える働きをする。これには、パルストラン
スやフォトカプラが用いられる。
【００１３】第２のトリガ手段１２からトリガパルス（
ＯＦＦトリガ）が出力されると、スイッチ手段２０によ
ってＦＥＴ１６ゲートの電位はほぼＶＬ になる。この
とき、ダイオード１８の両端の電位は順方向電位（ＶＨ
対ＶＬ ）となるためＯＮ状態となる。これによって
、出力端子２４の電位はダイオード１８およびスイッチ
手段２０を介してＶＬ となる（方形波出力がＯＦＦと
なる）。ＦＥＴ１６のゲートの電位はＶＬ となってい
るので、ＦＥＴ１６はＯＦＦとなっている。この様に、
第１のトリガ手段１１からのトリガ出力から第２のトリ
ガ手段１２からのトリガ出力までの間、出力端子２４の
電位ＶＯ はＶＨ となり、方形波が発生したこととな
る。この動作を繰り返すことによって、繰り返し波形が
えられる。この間の波形をタイムチャートで示すと、図
２のようになる。
ＯＦＦトリガ）が出力されると、スイッチ手段２０によ
ってＦＥＴ１６ゲートの電位はほぼＶＬ になる。この
とき、ダイオード１８の両端の電位は順方向電位（ＶＨ
対ＶＬ ）となるためＯＮ状態となる。これによって
、出力端子２４の電位はダイオード１８およびスイッチ
手段２０を介してＶＬ となる（方形波出力がＯＦＦと
なる）。ＦＥＴ１６のゲートの電位はＶＬ となってい
るので、ＦＥＴ１６はＯＦＦとなっている。この様に、
第１のトリガ手段１１からのトリガ出力から第２のトリ
ガ手段１２からのトリガ出力までの間、出力端子２４の
電位ＶＯ はＶＨ となり、方形波が発生したこととな
る。この動作を繰り返すことによって、繰り返し波形が
えられる。この間の波形をタイムチャートで示すと、図
２のようになる。
【００１４】図３にＮＰＮ型トランジスタを用いた第２
実施例の回路図を示す。図１の第１実施例のＦＥＴ１６
をバイポーラトランジスタ１７で置き換えたものであり
、基本的動作は第１実施例と同様である。ＦＥＴ１６の
ドレイン、ゲートおよびソースが、バイポーラトランジ
スタ１７のコレクタ、ベースおよびエミッタにそれぞれ
対応している。
実施例の回路図を示す。図１の第１実施例のＦＥＴ１６
をバイポーラトランジスタ１７で置き換えたものであり
、基本的動作は第１実施例と同様である。ＦＥＴ１６の
ドレイン、ゲートおよびソースが、バイポーラトランジ
スタ１７のコレクタ、ベースおよびエミッタにそれぞれ
対応している。
【００１５】方形波の最大出力電圧は、ＦＥＴ１６また
はバイポーラトランジスタ１７の定格電圧および電流、
ダイオード１８の定格電圧、スイッチ手段２０の定格電
圧および電流によって決定される。市販品のＦＥＴまた
はバイポーラトランジスタでは、１．５ＫＶ以上の耐圧
のものがあり、１．５ＫＶ以上の方形波出力が可能であ
る。また、ＦＥＴまたはバイポーラトランジスタのスイ
ッチング時間は、１０ｎｓｅｃ以下であるため、方形波
出力の立上り立下り、時間も１０ｎｓｅｃ以下となる。
はバイポーラトランジスタ１７の定格電圧および電流、
ダイオード１８の定格電圧、スイッチ手段２０の定格電
圧および電流によって決定される。市販品のＦＥＴまた
はバイポーラトランジスタでは、１．５ＫＶ以上の耐圧
のものがあり、１．５ＫＶ以上の方形波出力が可能であ
る。また、ＦＥＴまたはバイポーラトランジスタのスイ
ッチング時間は、１０ｎｓｅｃ以下であるため、方形波
出力の立上り立下り、時間も１０ｎｓｅｃ以下となる。
【００１６】図４は、電位伝送手段１４にパルストラン
ス１４１、スイッチ手段２０にＦＥＴ２０１を用いた第
３実施例である。第１のトリガ手段１１からのＯＮトリ
ガパルスをパルストランス１４１の１次側に入力し、２
次側をＦＥＴ１６のゲート・ソース間に接続することに
よって、直流的に絶縁がなされる。
ス１４１、スイッチ手段２０にＦＥＴ２０１を用いた第
３実施例である。第１のトリガ手段１１からのＯＮトリ
ガパルスをパルストランス１４１の１次側に入力し、２
次側をＦＥＴ１６のゲート・ソース間に接続することに
よって、直流的に絶縁がなされる。
【００１７】図５は、図４の第３実施例の中の第１のト
リガ手段１１からの出力パルスを、バーストパルスとし
た場合のタイミングチャートである。ここで、バースト
パルスの必要性について述べる。図４において、ＦＥＴ
１６は電位伝送手段であるパルストランス１４１によっ
てゲートに電荷が注入され、ＯＮ状態となる。しかし、
時間とともにゲートの電荷量が次第に減少し、やがてＦ
ＥＴ１６はＯＦＦ状態となってしまう。これを避けるた
め、ＯＮトリガパルスをＦＥＴ１６のゲートに断続的に
（バースト的に）供給させ、常にＦＥＴ１６をＯＮ状態
とさせておく必要がある。前述のように、パルストラン
ス１４１は直流的に絶縁されているため、ＯＮトリガパ
ルスとしてバーストパルスが用いられる。
リガ手段１１からの出力パルスを、バーストパルスとし
た場合のタイミングチャートである。ここで、バースト
パルスの必要性について述べる。図４において、ＦＥＴ
１６は電位伝送手段であるパルストランス１４１によっ
てゲートに電荷が注入され、ＯＮ状態となる。しかし、
時間とともにゲートの電荷量が次第に減少し、やがてＦ
ＥＴ１６はＯＦＦ状態となってしまう。これを避けるた
め、ＯＮトリガパルスをＦＥＴ１６のゲートに断続的に
（バースト的に）供給させ、常にＦＥＴ１６をＯＮ状態
とさせておく必要がある。前述のように、パルストラン
ス１４１は直流的に絶縁されているため、ＯＮトリガパ
ルスとしてバーストパルスが用いられる。
【００１８】ここで、本発明の方形波発生回路をＦＥＴ
を用いた従来方式（図８）と比較する。本発明では、Ｆ
ＥＴのベースの電荷をスイッチ手段を用いて直接抜く（
放電する）ことができるため、従来方式の様にドレイン
・ソース間に大電流を流す必要がない。このため、効率
よく方形波を発生させられるばかりでなく、ＦＥＴをＯ
ＦＦさせるために必要な時間も短くてすむ。このため、
方形波の出力パルス幅を３０ｎｓｅｃ以下にすることが
できる。また、立上り、立下り時に大電流を流す必要が
ないため、立上り、立下り時間を本来のＦＥＴのスイッ
チング時間まで早くすることができる。
を用いた従来方式（図８）と比較する。本発明では、Ｆ
ＥＴのベースの電荷をスイッチ手段を用いて直接抜く（
放電する）ことができるため、従来方式の様にドレイン
・ソース間に大電流を流す必要がない。このため、効率
よく方形波を発生させられるばかりでなく、ＦＥＴをＯ
ＦＦさせるために必要な時間も短くてすむ。このため、
方形波の出力パルス幅を３０ｎｓｅｃ以下にすることが
できる。また、立上り、立下り時に大電流を流す必要が
ないため、立上り、立下り時間を本来のＦＥＴのスイッ
チング時間まで早くすることができる。
【００１９】図６に第３実施例で基準電源を５００Ｖと
したときの実際の方形波出力例を示す。出力電圧５００
Ｖ、立上り時間〜２０ｎｓｅｃ、パルス幅〜１００ｎｓ
ｅｃ、繰り返し周波数〜３．３ＭＨｚの方形波出力が得
られている。図６の出力電圧を、例えばイメージインテ
ンシファイアのゲートまたはストリーカメラのゲートお
よび偏向に用いることによって、立上がりが速く短い時
間のゲートを切ることができる。
したときの実際の方形波出力例を示す。出力電圧５００
Ｖ、立上り時間〜２０ｎｓｅｃ、パルス幅〜１００ｎｓ
ｅｃ、繰り返し周波数〜３．３ＭＨｚの方形波出力が得
られている。図６の出力電圧を、例えばイメージインテ
ンシファイアのゲートまたはストリーカメラのゲートお
よび偏向に用いることによって、立上がりが速く短い時
間のゲートを切ることができる。
【００２０】本発明は、上記実施例に限定されるもので
はなく、例えば基準電源の極性を反転させることによっ
て、負の方形波を発生させることもできる。
はなく、例えば基準電源の極性を反転させることによっ
て、負の方形波を発生させることもできる。
【００２１】
【発明の効果】以上、詳細に説明した通り本発明では、
第１のスイッチ手段はその制御端子（ゲートまたはベー
ス端子）と方形波出力端子（ソースまたはエミッタ端子
）との間の電位差が、第１の制御手段（電位伝送手段）
からの出力によって所定レベルとされたときオンとなり
、方形波出力が立ち上る。そして、第２のスイッチ手段
がオンとなると、第１のスイッチ手段は直ちにオフとな
り、方形波出力も立ち下る。そして望ましくは、出力端
子と第１のスイッチ手段の制御端子との間には、第２の
スイッチ手段がオンになったときに出力端子側のチャー
ジを当該第２のスイッチ手段を介して取り去る整流手段
が更に備えられているので、出力波形は更にシャープに
なる。このように、ＦＥＴのゲートまたはトランジスタ
のベースの電荷を直接放電させるため、立上り、立下り
時間が速く、高圧の方形波を効率良く発生することがで
きる。本発明の回路を用いれば、イメージインテンシフ
ァイヤのゲートやフレーミングカメラ、ストリークカメ
ラなど高圧で高速な電圧波形を必要とする回路に有効で
ある。
第１のスイッチ手段はその制御端子（ゲートまたはベー
ス端子）と方形波出力端子（ソースまたはエミッタ端子
）との間の電位差が、第１の制御手段（電位伝送手段）
からの出力によって所定レベルとされたときオンとなり
、方形波出力が立ち上る。そして、第２のスイッチ手段
がオンとなると、第１のスイッチ手段は直ちにオフとな
り、方形波出力も立ち下る。そして望ましくは、出力端
子と第１のスイッチ手段の制御端子との間には、第２の
スイッチ手段がオンになったときに出力端子側のチャー
ジを当該第２のスイッチ手段を介して取り去る整流手段
が更に備えられているので、出力波形は更にシャープに
なる。このように、ＦＥＴのゲートまたはトランジスタ
のベースの電荷を直接放電させるため、立上り、立下り
時間が速く、高圧の方形波を効率良く発生することがで
きる。本発明の回路を用いれば、イメージインテンシフ
ァイヤのゲートやフレーミングカメラ、ストリークカメ
ラなど高圧で高速な電圧波形を必要とする回路に有効で
ある。
【図１】本発明の第１実施例に係わるＦＥＴを用いた方
形波発生回路の構成図である。
形波発生回路の構成図である。
【図２】第１実施例の動作のタイミングチャートである
。
。
【図３】第２実施例に係わるトランジスタを用いた方形
波発生回路の構成図である。
波発生回路の構成図である。
【図４】第３実施例（具体例）に係わるパルストランス
を用いた場合の方形波発生回路の構成図である。
を用いた場合の方形波発生回路の構成図である。
【図５】実施例に係わるトリガパルスのタイミングチャ
ートである。
ートである。
【図６】実施例による出力波形図である。
【図７】従来例の回路図である。
【図８】従来例の回路図である。
１１…第１のトリガ手段
１２…第２のトリガ手段
１４…電位伝送手段
１６…ＦＥＴ（第１のスイッチ手段）
１７…バイポーラトランジスタ（第１のスイッチ手段）
１８…ダイオード ２０…第２のスイッチ手段 ２２…抵抗 ２４…出力端子（Ｖｏ ） ２６…基準電源（ＥＲＥＦ ） １４１…電位伝送手段用パルストランス２０１…第２の
スイッチ手段用ＦＥＴ
１８…ダイオード ２０…第２のスイッチ手段 ２２…抵抗 ２４…出力端子（Ｖｏ ） ２６…基準電源（ＥＲＥＦ ） １４１…電位伝送手段用パルストランス２０１…第２の
スイッチ手段用ＦＥＴ
Claims (7)
- 【請求項１】 一対の端子間に直流の基準電圧を発生
させる基準電源と、前記基準電源の一方の端子と方形波
を出力するための出力端子との間に接続され、制御端子
と前記出力端子との間の電位差に応じてオン、オフする
第１のスイッチ手段と、前記基準電源の他方の端子と、
前記出力端子との間に接続された抵抗手段と、前記他方
の端子と前記第１のスイッチ手段の制御端子との間に接
続された第２のスイッチ手段と、前記第１のスイッチ手
段の制御端子と前記出力端子の間の電位差を、当該第１
のスイッチ手段がオンとなるのに必要なレベルとする第
１の制御手段と、前記第１のスイッチ手段がオンとなっ
ているときに前記第２のスイッチ手段をオンにさせる第
２の制御手段とを備えることを特徴とする方形波発生回
路。 - 【請求項２】 前記出力端子と前記第１のスイッチ手
段の制御端子との間には、前記第２のスイッチ手段がオ
ンになったときに前記出力端子側のチャージを当該第２
のスイッチ手段を介して取り去る整流手段が更に備えら
れている請求項１記載の方形波発生回路。 - 【請求項３】 前記第１のスイッチ手段は、ソース端
子が前記出力端子に接続され、ドレイン端子が前記一方
の端子に接続され、前記制御端子としてゲート端子を有
する電界効果トランジスタである請求項１または請求項
２記載の方形波発生回路。 - 【請求項４】 前記第１のスイッチ手段は、エミッタ
端子が前記出力端子に接続され、ソース端子が前記一方
の端子に接続され、前記制御端子としてベース端子を有
するバイポーラトランジスタである請求項１または請求
項２記載の方形波発生回路。 - 【請求項５】 前記第１の制御手段は、前記出力端子
からの方形波出力をオンさせるためのオン・トリガパル
スを与えるトリガ手段と、このオン・トリガパルスにも
とづいて前記第１のスイッチ手段がオンとなる電位差を
発生させて伝送する電位伝送手段とを有する請求項１な
いし５のいずれか記載の方形波発生回路。 - 【請求項６】 前記トリガ手段はバーストパルスを発
生させる請求項５記載の方形波発生回路。 - 【請求項７】 前記電位伝送手段はフォトカプラもし
くはパルストランスにより構成されている請求項５記載
の方形波発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3073051A JPH04309010A (ja) | 1991-04-05 | 1991-04-05 | 方形波発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3073051A JPH04309010A (ja) | 1991-04-05 | 1991-04-05 | 方形波発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04309010A true JPH04309010A (ja) | 1992-10-30 |
Family
ID=13507184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3073051A Pending JPH04309010A (ja) | 1991-04-05 | 1991-04-05 | 方形波発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04309010A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013065387A1 (ja) * | 2011-11-02 | 2013-05-10 | 浜松ホトニクス株式会社 | 容量性負荷駆動回路 |
| JP2023505450A (ja) * | 2019-12-04 | 2023-02-09 | クレオ・メディカル・リミテッド | パルス生成回路、及びパルス生成回路を組み込んだ電気外科的ジェネレータ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS553259A (en) * | 1978-06-21 | 1980-01-11 | Fujitsu Ltd | Switching circuit |
| JPS5757028A (en) * | 1980-09-24 | 1982-04-06 | Fujitsu Ltd | Driving circuit |
-
1991
- 1991-04-05 JP JP3073051A patent/JPH04309010A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS553259A (en) * | 1978-06-21 | 1980-01-11 | Fujitsu Ltd | Switching circuit |
| JPS5757028A (en) * | 1980-09-24 | 1982-04-06 | Fujitsu Ltd | Driving circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013065387A1 (ja) * | 2011-11-02 | 2013-05-10 | 浜松ホトニクス株式会社 | 容量性負荷駆動回路 |
| US9787218B2 (en) | 2011-11-02 | 2017-10-10 | Hamamatsu Photonics K.K. | Capacitive load driving circuit |
| JP2023505450A (ja) * | 2019-12-04 | 2023-02-09 | クレオ・メディカル・リミテッド | パルス生成回路、及びパルス生成回路を組み込んだ電気外科的ジェネレータ |
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