JPH04310693A - スタティックｒａｍの読出し方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、スタティックＲＡＭ（
Ｓｔａｔｉｃ　　Ｒａｎｄｏｍ　　ＡｃｃｅｓｓＭｅｍ
ｏｒｙ；ＳＲＡＭ）における記憶データの読出し方法に
関するものである。

【０００２】

【従来の技術】従来、スタティックＲＡＭは、リフレッ
シュ動作を必要とせず、電源を切断しない限り記憶デー
タを保持する機能を有するメモリである。このスタティ
ックＲＡＭは、通常ＦＥＴを用いたフリップフロップを
構成要素とするメモリセルを複数配列し、アドレスに従
って選択されたメモリセルに対して記憶データの書込み
または読出しを行うもので、そのメモリセルには、例え
ば文献　　第２５回半導体専門講習会予稿集ｐ．２５−
ｐ．２６などに記載されるようなものがある。以下、そ
の構成を図を用いて説明する。

【０００３】図２は、従来のスタティックＲＡＭのメモ
リセルの一構成例を示す回路図である。

【０００４】このメモリセルは、複数のアドレス信号用
ワード線ＷＬ１及び複数組のデータ信号用ビット線ＢＬ
１，ＢＬ２にそれぞれ接続された複数のメモリセルの１
つを示すもので、構成要素として、電源電位ＶＤＤ及び
接地電位ＧＮＤ間に接続されたフリップフロップを構成
し、記憶ノードＮ１，Ｎ２にたすき接続されたドライバ
トランジスタであるＮ型ＭＯＳＦＥＴ（以下、ＮＭＯＳ
という）１，２、及び記憶ノードＮ１，Ｎ２及び電源電
位ＶＤＤ間にそれぞれ接続されたメモリセルデータ保持
用の多結晶シリコン抵抗３，４と、トランスファゲート
を構成し、記憶ノードＮ１及びビット線ＢＬ１間、記憶
ノードＮ２及びビット線ＢＬ２間にそれぞれ設けられゲ
ートがワード線ＷＬ１に共通接続されたＮＭＯＳ５，６
とを備えている。また、記憶ノードＮ１，Ｎ２には、デ
ータ保持時に電荷を蓄積する等価容量Ｃ１，Ｃ２が付い
ている。

【０００５】以上のように構成されるメモリセルを複数
配列したスタティックＲＡＭにおいて、記憶データの書
込みまたは読出しを行う場合、アドレス信号に基づき、
選択するメモリセルに接続されたワード線ＷＬ１を介し
てそのＮＭＯＳ５，６をオンさせ、同じく選択するメモ
リセルに接続されたビット線ＢＬ１，ＢＬ２の組を選択
状態にすれば、そのビット線ＢＬ１，ＢＬ２を介して、
選択したメモリセルでの記憶ノードＮ１，Ｎ２に記憶さ
れる相補的レベルの記憶データを、書込みまたは読出し
できる。

【０００６】このような従来のスタティックＲＡＭでは
、α線（アルファ粒子）等によって生じるソフトエラー
を防止するための施策が施されている。一般的に、メモ
リにおけるソフトエラーは、ハードエラーがメモリ素子
そのものの不良あるいは破壊によるエラーであるのに対
して、例えば外部あるいはパッケージなどからのα線等
がメモリ素子を通過する際に発生する電荷などの影響に
より記憶ノードの電位が下がってしまい、結果的に記憶
内容の消失や読出し誤動作を招くエラーである。即ち、
例えばα線によるソフトエラーを考えた場合、α線によ
って発生した電子がメモリセルの高レベル側記憶ノード
に吸収されてその蓄積電荷を放電して、その記憶ノード
の電荷が下がる。すると、高レベル側記憶ノードと低レ
ベル側記憶ノードとの間の電位差が小さくなり、フリッ
プフロップ中のＦＥＴの製造上やむを得ず生じてしまう
トランジスタ特性のアンバランスなどに起因して、微小
なレベル差の相補的な記憶ノードＮ１，Ｎ２のレベル反
転が生じ結果的に読出しの誤動作を来してしまう。

【０００７】このようなソフトエラーを防止するために
、従来のスタティックＲＡＭでは、例えばα線放出量の
少ないパッケージ材質の選択と開発、チップコーティン
グによるα線のチップへの侵入防止、レイアウト技術に
よる回路上の工夫などを図ることによりソフトエラー対
策を実施している。

【０００８】ここで、回路上の工夫としては、例えばレ
イアウト技術などにより、セル面積を小さくしつつ記憶
ノードＮ１，Ｎ２の容量Ｃ１，Ｃ２に充分な容量をつけ
高レベル側記憶ノードの電位を高く設定できるようにし
て記憶ノードＮ１，Ｎ２間の電位差を確保し、記憶ノー
ドＮ１，Ｎ２の電位が影響を受けないようにしたり、あ
るいは上記文献にも記載されるようにフリップフロップ
の負荷素子等により記憶ノードＮ１，Ｎ２の電位を同一
スピードで回復させる機能を持たせるなどの改良を行い
、ソフトエラー確率を低くするようにしている。

【０００９】

【発明が解決しようとする課題】しかしながら、上記構
成のスタティックＲＡＭを用いた読出し方法では、次の
ような課題があった。

【００１０】（Ａ）　　近年、スタティックＲＡＭは、
他のメモリ同様、高密度化（大容量小型化）、高速化、
低消費電力化が進んでおり、これに伴いメモリセルが微
細化される傾向にある。このため、例えば記憶ノードＮ
１，Ｎ２につける容量Ｃ１，Ｃ２に充分な容量を確保す
るのが難しくなっている。このような現状を考えると、
回路パターンのレイアウトの工夫により容量Ｃ１，Ｃ２
を確保するにも限界があり、容量を増やす点からのソフ
トエラー対策と高密度化とは相容れない。

【００１１】また、最近ではメモリセルにおけるフリッ
プフロップ部分の負荷素子に、多結晶シリコン抵抗等の
抵抗素子を使用する傾向にある。その理由は、セル面積
を小さくでき高密度化に最適であって、特にこれを２層
目に作ればさらに大きな高密度化のメリットが得られる
などの利点がある上に、消費電力も負荷ＭＯＳ等に比べ
て比較的遜色のない程度に向上してきているためである
。ところが、多結晶シリコン等の抵抗素子をフリップフ
ロップ部分の負荷素子に用いたメモリセルでは、例えば
トランスファゲート用のＮＭＯＳ５，６などに起因して
記憶ノードＮ１，Ｎ２間の電位差を大きく設定しにくく
、結果的にα線などの雑音に弱くなる。従って、実際に
は、プロセスの工夫により耐雑音性が向上してきてはい
るものの、他の負荷素子に比べてソフトエラーを発生さ
せ易くなっている。このため、負荷素子に多結晶シリコ
ン抵抗等の抵抗素子を用いることによりセル面積の縮小
を図り、高密度化を促進すると、それと相反してメモリ
の信頼性を低下させるおそれがある。

【００１２】（Ｂ）　　従来のスタティックＲＡＭにお
けるメモリセルでの負荷素子は、通常フリップフロップ
の構成要素として記憶ノードＮ１，Ｎ２での電荷の基板
等へのリーク分を補うためにデータ保持電流を流す役目
を果たし、それに応じた抵抗値に設定されているが、こ
の負荷素子の抵抗値の設定により、α線等によるリーク
分を回復する機能を持たせることが考えられる。ところ
が、この場合、負荷素子の抵抗値が大きいと充分な回復
機能を持たず、また小さいと待機時の消費電力が大きく
なり低消費電力化の妨げとなってしまう。

【００１３】また、負荷素子に負荷ＭＯＳ等を用いて同
様の回復機能を持たせることも考えられる。しかし、こ
の場合、ソフトエラーに対して強くなりまた消費電力を
かなり小さくすることはできるが、構造が複雑になりか
つセル面積を増大させてしまい、製造プロセスが煩雑に
なって製造コストが増大してしまう。

【００１４】（Ｃ）　　パッケージの材質やチップコー
ティングの点での改良によりソフトエラー対策を行うた
めに、現在様々な技術開発がなされているが、その方面
では未だ必ずしも充分な成果が得られているとは言えず
、ソフトエラーによるメモリの誤動作を十分に解決でき
ていないのが現状である。また、例えパッケージやチッ
プコーティングによりα線の影響によるソフトエラーが
解決されたとしても、ソフトエラーのすべてがα線によ
り発生するものとは言えず、他のソフトエラー要因への
対応は必ずしも考慮されるものではない。ここで言う他
のソフトエラー要因としては、例えばグランドの揺れ、
電源ノイズ、メモリセルからの電流リークなどが挙げら
れるが、またこれらがすべてではない。

【００１５】以上、従来技術の持つ幾つかの課題につい
て述べてきたが、スタティックＲＡＭを含むメモリは、
他のデバイス同様、適用される装置において重要な役割
を果たし、例え汎用品でも使用するメモリ素子数の多い
システムや、メモリ素子数が少なくてもシステムエラー
が他に及ぼす影響の重大な応用（例えば宇宙機器や銀行
用データ処理装置など）では、ソフトエラー対策は重要
な課題であると言える。

【００１６】本発明は、前記従来技術が持っていた課題
として、メモルセルのデータ読出し時にソフトエラー要
因によりデータ記憶用の両ノード間の電位差が小さくな
っている状態で読出しを行うと、各ノードのレベルが反
転し易いために読出しエラーが生じるのを、メモリセル
の高密度化及び低消費電力化を維持しつつ防止すること
ができない点について解決したスタティックＲＡＭの読
出し方法を提供するものである。

【００１７】

【課題を解決するための手段】本発明は、前記課題を解
決するために、データ記憶用の第１及び第２のノードに
たすき接続され所定の閾値を持つ第１及び第２のＦＥＴ
を有するフリップフロップで構成されたメモリセルを複
数個備え、選択信号に基づき前記メモリセルを選択して
その第１及び第２のノードの記憶データを読出すスタテ
ィックＲＡＭの読出し方法において、所定のパルス幅を
持ちかつ前記所定の閾値に応じた振幅を有する充電パル
スを、前記メモリセルのデータ読出し時に、前記選択信
号に対応したタイミングで、前記選択された第１及び第
２のノードへ特定のコンデンサを介して印加した後、そ
の第１及び第２のノードの記憶データを読出すようにし
たものである。

【００１８】

【作用】本発明によれば、以上のようにスタティックＲ
ＡＭの読出し方法を構成したので、先ず、前記スタティ
ックＲＡＭの動作時、前記第１及び第２のノードへの記
憶データ入力に応じて前記第１及び第２のＦＥＴが相補
的にオン・オフ動作し、前記第１及び第２のノードにお
いて相補的なレベルの記憶データが書込みまたは読出し
される。

【００１９】次に、前記スタティックＲＡＭの待機時、
前記第１及び第２のノードに書込まれた記憶データが前
記フリップフロップのデータ保持機能により保持される
。その待機時に、例えばα線等のソフトエラー要因によ
って前記第１及び第２のノードの電位がそれぞれ下がる
と、通常高レベル側ノードの電位が顕著に下がり、前記
第１及び第２のノード間の電位差が小さくなる。このよ
うなノード状態になった後に再び動作する場合、例えば
書込みに関してはソフトエラーの場合だとハードエラー
とは異なり再書込みすることにより機能が回復されるの
で問題はないが、読出しの場合については前記第１及び
第２のノード間の電位差が小さいまま読出しを行うと、
製造上のトランジスタ特性のばらつきなどに起因して前
記第１及び第２のＦＥＴのオン・オフ動作が本来の動作
に対して反転し結果的に記憶データが本来のレベルに対
して反転してしまうおそれがある。

【００２０】そのため、本発明では、記憶データの読出
し時、読出しに先がけて、例えば前記選択信号とほぼ同
時またはそれ以前の特定のタイミングで前記充電パルス
を、前記第１及び第２のノードへ前記特定のコンデンサ
を介して印加する。すると、前記充電パルスの振幅を、
前記所定の閾値に応じて例えばその閾値とほぼ同じまた
はそれよりも高い値等に設定しておけば、前記第１及び
第２のノードともに電荷が供給され、ソフトエラー要因
によって電位が低下した特に高レベル側ノードの電位が
顕著に上昇し、前記第１及び第２のノード間の電位差が
大きく回復する。

【００２１】この時、前記充電パルスを前記第１及び第
２のノードへ直接印加しないで前記特定のコンデンサを
介して印加するようにしているので、前記特定のコンデ
ンサによりパルス源と前記第１及び第２のノードとが電
気的に絶縁されることによって、回復した電位差が正常
に維持される。

【００２２】また、前記充電パルスのパルス幅を適宜設
定することにより、前記第１及び第２のノードの電位差
が大きく回復した後に前記充電パルスの印加が停止され
、余分な電荷供給が行われない。これにより、余分に電
荷供給を行った場合に生じる例えば低レベル側ノードへ
の影響などによる二次的な読出し誤動作を防止できる。

【００２３】このようにして、前記充電パルスの印加に
より、前記第１及び第２のノード間の電位差が大きく回
復した後に、前記第１及び第２のノードの記憶データを
読出せば、誤動作のない正確な記憶データの読出しを行
える。

【００２４】従って、前記課題を解決できるのである。

【００２５】

【実施例】図１（ａ），（ｂ）は、本発明の実施例のス
タティックＲＡＭの読出し方法に用いるスタティックＲ
ＡＭの一構成例を示す構成図、同図（ａ）はそのスタテ
ィックＲＡＭの構成ブロック図であり、同図（ｂ）は同
図（ａ）中のメモリセルの一構成例を示す回路図である
。

【００２６】このスタティックＲＡＭは、複数のメモリ
セルをマトリクス状に配置したメモリセルマトリクス１
１を備えている。メモリマトリクス１１には、ワード線
側用の行アドレスバッファ１２及び行アドレスデコーダ
１３と、ビット線側用の列アドレスバッファ１４、列ア
ドレスデコーダ１５及びリード／ライト入出力回路（以
下、Ｒ／Ｗ入出力回路という）１６が接続されており、
そのＲ／Ｗ入出力回路１６には、入力データ制御回路１
７及びデータ出力バッファ１８が接続されている。ここ
で、各バッファ回路１２，１４はそれぞれ外部から入力
されるアドレス信号の信号レベル変換等を行い、各デコ
ーダ１３，１５は各バッファ回路１２，１４の出力をデ
コードするものである。なお、本実施例では、デコーダ
１３の出力を選択信号Ｓｗとしている。また、Ｒ／Ｗ入
出力回路１６は、書込み／読出し制御信号Ｒ／Ｗに基づ
き書込み入力データ及び読出し出力データの入出力を行
うものである。入力データ制御回路１７は、外部からの
書込み／読出し制御信号Ｒ／Ｗ及び入力データを入力制
御する回路であり、データ出力バッファ１８は、Ｒ／Ｗ
入出力回路１６から出力データを受けて外部へ出力する
回路である。

【００２７】さらに、本実施例のスタティックＲＡＭに
は、行アドレスデコーダ１２及びメモリセルマトリクス
１１間に、本実施例の読出し方法の一実現手段であるパ
ルス発生回路１９が設けられている。このパルス発生回
路１９は、例えば行アドレスデコーダ１３からの出力で
ある本実施例での選択信号Ｓｗに基づき、その選択信号
Ｓｗに応じたタイミングで、所定のパルス幅かつＮＭＯ
Ｓ２１，２２の閾値に応じた振幅を有する充電パルスＳ
ｃを、一定期間メモリセルアレイ１１の所定部位に出力
する機能を有し、例えばゲート回路等で構成されている
。

【００２８】図１（ｂ）に示すようなメモリセルアレイ
１１を構成する各メモリセルは、図２のメモリセルと同
様、ワード線ＷＬ１１及びビット線ＢＬ１１，ＢＬ１２
間に設けられた例えばＮＭＯＳ２１，２２，２５，２６
、多結晶シリコン抵抗２３，２４、記憶ノードＮ１１，
Ｎ１２を備え、その記憶ノードＮ１１，Ｎ１２にはそれ
ぞれ等価容量Ｃ１１，Ｃ１２が付いている。さらに、本
実施例では、記憶ノードＮ１１，Ｎ１２に特定のコンデ
ンサ（例えば容量Ｃ１１，Ｃ１２の特定部分）を介して
引出し線２７が接続されており、その引出し線２７が図
１（ａ）中のパルス発生回路１９の出力端に接続されて
いる。なお、他のメモリセルについても基本的にはこれ
と同様に構成されている。

【００２９】図３（ａ），（ｂ），（ｃ）は、図１（ｂ
）のメモリセルの構造図であり、同図（ａ）は平面図、
同図（ｂ）は同図（ａ）中のＡ−Ａ線断面図、同図（ｃ
）は同図（ａ）中のＢ−Ｂ線断面図である。なお、図３
は、メモリセルの構成を概略的かつ模式的に示したもの
であり、その構成をとらえやすくするために、各構成部
位の囲み線を適宜ずらして表示したりあるいは細部の構
造の説明を省略したりしている。

【００３０】以下、図３を参照しつつ、図１（ｂ）のメ
モリセルの具体的な構造について説明する。

【００３１】このメモリセルは、例えばｎ型半導体基板
（以下、基板という）３１を備え、その基板３１にはｐ
ウェル３２が形成されている。ｐウェル３２には、フィ
ールド絶縁膜３３が形成され、そのフィールド絶縁膜３
３の周りには、ＦＥＴ電極層となるｎ＋　拡散層３４が
形成されている。図３（ａ）中において拡散層３４は、
一点鎖線（チャネル領域も含む）で示している。この一
点鎖線で示された拡散層３４の付近が、各ＮＭＯＳ２１
，２２，２５，２６の領域となっている。また、拡散層
３４において、ＮＭＯＳ２１，２２の接続点の部分が接
地電位ＧＮＤとなっている。

【００３２】各ＮＭＯＳ２１，２２，２５，２６の領域
で拡散層３４に挟まれたチャネル領域上にはゲート絶縁
膜３５を挟んで例えばポリシリコン等からなるゲート電
極層３６が形成されている。図３（ａ）中においてゲー
ト電極層３６は、実線で示している。なお、ＮＭＯＳ２
５，２６上のゲート電極層３６は、ワード線ＷＬ１１に
相当する。

【００３３】ＮＭＯＳ２２及びＮＭＯＳ２５、そしてＮ
ＭＯＳ２１及びＮＭＯＳ２６のそれぞれの接続点には、
多結晶シリコン層３７が接続されている。多結晶シリコ
ン層３７は、図３（ａ）中において点線で示しており、
１つの共通端と２つの突端を有する形状をなし、その共
通端が電源電位ＶＤＤに接続され、一方の突端手前には
不純物ドープにより多結晶シリコン抵抗２３が形成され
、その突端がＮＭＯＳ２２とＮＭＯＳ２５の接続点に連
接しその付近が記憶ノードＮ１１となっている。また他
方の突端手前にはやはり不純物ドープにより多結晶シリ
コン抵抗２４が形成され、その突端がＮＭＯＳ２１とＮ
ＭＯＳ２６の接続点に連接しその付近が記憶ノードＮ１
２となっている。さらに、図３中、所定の素子部位には
コンタクト孔３８が設けられ、そのコンタクト孔３８の
一部には、層間絶縁膜３９を挟んで形成される金属配線
層４０が延設されている。

【００３４】特に、本実施例のメモリセルでは、各記憶
ノードＮ１１，Ｎ１２付近に、図３中の引出し線２７に
相当する導電層４１を設けている。導電層４１は、層間
絶縁膜４２，４３に囲まれ、記憶ノードＮ１１，Ｎ１２
の導電領域と対向しているため、ここに本実施例での特
定のコンデンサが形成される。なお、図３（ａ）中にお
いて導電層４１は、二点鎖線で示している。

【００３５】以上説明したメモリセルの具体的な構造は
、メモリセルアレイ１１を構成する各メモリセルにほぼ
共通のものである。

【００３６】次に、以上のように構成されるスタティッ
クＲＡＭを用いた本実施例のスタティックＲＡＭの読出
し方法について、図４を参照しつつ説明する。ここで、
図４は、本実施例のスタティックＲＡＭの読出し方法を
説明するためのもので、記憶ノード電位の回復動作を示
す波形図であり、横軸には時間（単位ｎｓ）を、縦軸に
は各記憶ノード、選択信号、充電パルスの各レベルをそ
れぞれとってある。また、図中、実施例における読出し
動作時の記憶ノードＮ１１の電位を点線で、記憶ノード
Ｎ１２の電位を実線でそれぞれ示しており、さらに比較
のために従来例のスタティックＲＡＭによる読出し時の
低レベル側記憶ノード（例えばＮ１）の電位を二点鎖線
で、また高レベル側記憶ノード（例えばＮ２）の電位を
一点鎖線でそれぞれ示している。

【００３７】本実施例のスタティックＲＡＭを動作させ
て書込みまたは読出しを行う場合、図１（ａ）において
、先ず外部より書込み／読出し制御信号Ｒ／Ｗが入力デ
ータ制御回路１７を介してＲ／Ｗ入出力回路１６に入力
される。一方、書込みまたは読出しを行うメモリセルの
アドレスを指定するアドレス信号が、行アドレスバッフ
ァ１２及び行アドレスデコーダ１３、列アドレスバッフ
ァ１４及び列アドレスデコーダ１５を介して入力される
。すると、行アドレスデコーダ１３から選択信号Ｓｗが
出力され、その選択信号Ｓｗが選択されたメモリセルの
ワード線ＷＬ１１へ出力されて、ＮＭＯＳ２５，２６が
オンする。よって、例えば書込みを行う場合、入力デー
タが、入力データ制御回路１７及びＲ／Ｗ入出力回路１
６を介してメモリセルアレイ１１に入力され、その入力
データは、同じく列アドレスデコーダ１５の出力に基づ
き選択されたビット線ＢＬ１１，ＢＬ１２に入力され、
記憶ノードＮ１１，Ｎ１２に相補的な信号レベルの記憶
データとして書込まれる。このようにして入力データが
記憶データとしてメモリセルに書込まれた後、例えばα
線等のソフトエラー要因が発生すると、記憶ノードＮ１
１，Ｎ１２の電荷が放電される場合がある。この場合、
ソフトエラー要因の影響の仕方、各記憶ノードＮ１１，
Ｎ１２のレベル値、あるいはトランジスタ特性のアンバ
ランスなどに起因して、高レベル側記憶ノードの電位が
大きく低下し、記憶ノードＮ１１，Ｎ１２間の電位差が
小さくなってしまうことがある。今、ソフトエラー要因
により、高レベル側記憶ノードＮ１２の電位が下がり、
低レベル側記憶ノードＮ１１との電位差が小さくなって
しまっていて、各記憶ノードＮ１１，Ｎ１２の電位が例
えば図４中の１４ｎｓ付近のようなレベルとなっている
とする。

【００３８】本実施例では、以下のようにして読出しを
行う。例えばアドレスデコーダ１３からワード線ＷＬ１
１に図４に示すような波形の選択信号Ｓｗが出力される
。すると、例えばこの選択信号Ｓｗがパルス発生回路１
９に分岐出力され、パルス発生回路１９から例えば図４
に示すような波形の充電パルスＳｃが出力される。本実
施例の場合、充電パルスＳｃは、ＮＭＯＳ２１，２２の
閾値等を考慮した上で、選択信号Ｓｗとほぼ同一の振幅
にし、かつそれよりも短い所定のパルス幅に設定してい
る。

【００３９】この充電パルスＳｃは、選択されたメモリ
セルの引出し線２７、即ち導電層４１を通り、さらには
層間絶縁膜４２，４３部分に形成されるコンデンサを介
してそのメモリセルの記憶ノードＮ１１，Ｎ１２へ印加
される。印加された充電パルスＳｃは、記憶ノードＮ１
１，Ｎ１２へ前記コンデンサを介して電荷を供給するが
、ＮＭＯＳ２２がオフ状態にあるため、特に記憶ノード
Ｎ１２の電位が例えば図４中の１５ｎｓ以降の部分に示
すように大きく回復する。

【００４０】また、充電パルスＳｃが前記コンデンサを
介して記憶ノードＮ１１，Ｎ１２に印加された際、前記
コンデンサによりパルス源と記憶ノードＮ１１，Ｎ１２
が電気的に絶縁されることによって、回復した電位差が
正常に維持される。

【００４１】一方、この時、同時に記憶ノードＮ１１側
にも電荷が供給されるが、こちら方に関してはＮＭＯＳ
２１がオン状態であることにより記憶ノードＮ１１の電
位がほとんど上昇せずその低レベルは変化しないので、
ＮＭＯＳ２２をオンさせるようなことはない。

【００４２】このようにして充電パルスＳｃを印加する
ことで、ソフトエラー要因によりいったん小さくなった
高レベル側記憶ノードＮ１１と低レベル側ノードＮ１２
との電位差が大きく回復すると、充電パルスＳｃのパル
ス幅の設定により、充電パルスＳｃが切れ、これにより
充電パルスＳｃによる電荷の供給が停止されかつ結果的
に記憶ノードＮ１１，Ｎ１２には正規のデータ保持電圧
で記憶データが保持されることになる。この後、選択信
号ＳｗによりオンしたＮＭＯＳ２５，２６を介して記憶
データがビット線ＢＬ１１，ＢＬ１２を介して読出され
る。なお、この際、充電パルスＳｃによる回復のタイミ
ングと選択信号Ｓｗによる選択のタイミングの調整を図
示しない遅延回路あるい他の手段等を用いて適当に設定
することにより、回復後の記憶データの読出しを適当な
タイミングで行うことができる。以上のようにしてメモ
リセルから読出された記憶データは、Ｒ／Ｗ入出力回路
１６及びデータ出力バッファ１８を介して外部へ出力さ
れる。

【００４３】以上説明した読出し動作は、記憶ノードＮ
１１を高レベル側に設定し，記憶ノードＮ１２を低レベ
ル側に設定した場合についてもほぼ同様に行われるもの
である。

【００４４】本実施例では、次のような利点を有してい
る。

【００４５】（ａ）　　本実施例の読出し方法では、メ
モリセルのデータ読出し時に、充電パルスＳｃを印加し
、その後に選択信号Ｓｗに基づき読出しを行うようにし
た。そのため、例えば図４からも分かるように、例え記
憶ノードＮ１１，Ｎ１２の電位差がソフトエラー要因に
より小さくなっていたとしても、従来の場合には反転し
た記憶データを読出してしまい誤動作となっていたが、
本実施例の場合には、充電パルスＳｃにより電位差を大
きく回復させることができ、その後に読出しを行えるの
で、結果的に読出しの誤動作を確実に防止でき、メモリ
機能の信頼性の向上を達成できる。

【００４６】（ｂ）　　動作時に充電パルスＳｃを印加
するため、待機時における消費電力はチップのリーク電
流分程度ですみ、低消費電力化を促進できる。また、特
に容量Ｃ１１，Ｃ１２の確保や負荷素子を負荷ＭＯＳに
することなどによるセル面積の増大を来さずにすみ、同
時に高密度化の向上を図れる。

【００４７】（ｃ）　　充電パルスＳｃは、直接記憶ノ
ードＮ１１，Ｎ１２に印加せず、前記コンデンサを介し
て印加するようにしたので、そのコンデンサによりパル
ス源と記憶ノードＮ１１，Ｎ１２が電気的に絶縁される
ことによって、回復した電位差が正常に維持される。さ
らに、本実施例では、特定のコンデンサとして、例えば
記憶ノードＮ１１、Ｎ１２及び導電層４１間に絶縁物で
ある層間絶縁膜４２，４３を介したものを設けたので、
記憶ノードＮ１１，Ｎ１２、導電層４１、層間絶縁膜４
２，４３の対向面積を考慮することで、電荷供給経路サ
イズを確保でき、極めて少ない電力ロスで、急速に電荷
供給を行える。

【００４８】（ｄ）　　本実施例では、充電パルスＳｃ
のパルス幅の設定により、記憶ノードＮ１１、Ｎ１２間
の電位差が回復した後に充電パルスＳｃの印加を止める
ようにするので、記憶ノードＮ１１，Ｎ１２に余分な電
荷を供給するのを防げ、余分な電荷供給により発生する
おそれのある二次的な読出し誤動作を防止できる。

【００４９】なお、本発明は、図示の実施例に限定され
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものが挙げられる。

【００５０】（Ｉ）　　上記実施例のスタティックＲＡ
Ｍの読出し方法については、様々な変形が可能である。 例えば図１及び図３のスタティックＲＡＭの構成の変更
に応じて変更後の構成に応じた動作変更が可能であるし
、また例えば充電パルスＳｃの印加のタイミング、パル
ス幅、振幅等を適宜変更することなどが可能である。例
えば充電パルスＳｃ印加のタイミングについては、読出
しの誤動作が生じないようにできるタイミングであれば
よく、例えば選択信号Ｓｗよりも前の所定のタイミング
であってもよい。パルス幅については、余分なパルスの
印加による消費電力の無駄及び二次的誤動作防止等を考
慮して適宜設定可能であるし、振幅についてもＮＭＯＳ
２１，２２の閾値等を考慮して例えば記憶ノード電位の
低レベル時の値や記憶ノードの回復効率、各素子部位の
耐圧なども考え合わせた上で決めるようにできる。

【００５１】（ＩＩ）　　　上記実施例で用いた図１及
び図３のスタティックＲＡＭの構成は、説明の便宜を図
るために、一構成例を概略的かつ模式的に示したもので
あり、これらの構成に何等限定されるものではなく、種
々の変更、付加、省略等が可能である。

【００５２】例えばパルス発生回路１９では、行アドレ
スデコーダ１３からの出力により充電パルスＳｃを発生
する例を示したが、メモリ内の他の構成部位の出力、あ
るいはアドレス信号などから充電パルスＳｃを発生する
ようにしてもよいし、また充電パルスＳｃを外部からタ
イミングを図って入力するものとしてもよい。

【００５３】さらに、例えばメモリセルの構成・構造に
ついても、図１（ｂ）に示した回路構成、図３（ａ）〜
（ｃ）に示した素子構造についてなど様々な変形が可能
であり、例えば負荷素子を、多結晶シリコン抵抗以外の
抵抗素子、あるいは場合によっては負荷ＭＯＳ等で構成
するようにすることも可能である。

【００５４】

【発明の効果】以上詳細に説明したように、本発明によ
れば、前記スタティックＲＡＭにおける前記メモリセル
のデータ読出し時に、所定のパルス幅を持ちかつ前記所
定の閾値に応じた振幅を有する充電パルスを、前記選択
信号に対応したタイミングで、前記選択された第１及び
第２のノードへ特定のコンデンサを介して印加した後、
その第１及び第２のノードの記憶データを読出すように
した。そのため、α線等のソフトエラー要因により前記
第１及び第２の記憶ノード間の電位差が小さくなってい
たとしても、前記充電パルスにより前記第１及び第２の
ノードへ電荷が供給され、特に高電位側の記憶ノードの
電位が大きく上昇して前記第１及び第２のノード間の電
位差を大きく回復させることができ、データ保持電圧を
改善できる。よって、その後に前記第１及び第２のノー
ドの記憶データを読み出すことにより、読出しの誤動作
を確実に防止できる。

【００５５】しかも、本発明では、前記充電パルスを前
記第１及び第２のノードに印加する際に、前記特定のコ
ンデンサを介して印加するようにしたので、前記特定の
コンデンサによりパルス源と前記第１及び第２のノード
とが絶縁されることによって、回復した電位差が正常に
維持される。

【００５６】さらには、前記パルス幅の設定により、前
記第１及び第２のノード間の電位差の回復後、前記充電
パルスの印加を速やかに停止することで、余分な電荷供
給による二次的誤動作の防止も図れる。

【００５７】従って、本発明のスタティックＲＡＭの読
出し方法によれば、スタティックＲＡＭの高密度化及び
低消費電力化を促進しつつ、データ読出し時の誤動作を
確実に防止でき、ソフトエラー発生の確率を低減するこ
とができて、信頼性の高い読出し動作を実現できる。

【図面の簡単な説明】

【図１】本発明の実施例のスタティックＲＡＭの読出し
方法に用いるスタティックＲＡＭの一構成例を示す構成
図である。

【図２】従来のスタティックＲＡＭのメモリセルの一構
成例を示す回路図である。

【図３】図１（ｂ）のメモリセルの構造図である。

【図４】本実施例のスタティックＲＡＭの読出し方法を
説明するためのもので、記憶ノード電位の回復動作を示
す波形図である。

【符号の説明】

２１，２２，２５，２６　　ＮＭＯＳ ２３，２４　　多結晶シリコン抵抗 ２７　　引出し線 Ｎ１１，Ｎ１２　　記憶ノード Ｓｗ　　選択信号 Ｓｃ　　充電パルス

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　データ記憶用の第１及び第２のノード
   にたすき接続され所定の閾値を持つ第１及び第２のＦＥ
   Ｔを有するフリップフロップで構成されたメモリセルを
   複数個備え、選択信号に基づき前記メモリセルを選択し
   てその第１及び第２のノードの記憶データを読出すスタ
   ティックＲＡＭの読出し方法において、所定のパルス幅
   を持ちかつ前記所定の閾値に応じた振幅を有する充電パ
   ルスを、前記メモリセルのデータ読出し時に、前記選択
   信号に対応したタイミングで、前記選択された第１及び
   第２のノードへ特定のコンデンサを介して印加した後、
   その第１及び第２のノードの記憶データを読出すことを
   特徴とするスタティックＲＡＭの読出し方法。