JPH04310879A - デバイスインタフェース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデバイスにおける入出力
部回路、とくにたとえば大規模集積回路（ＬＳＩ）など
の集積回路に有利に適用されるデバイスインタフェース
回路に関する。

【０００２】

【従来の技術】回路基板上ではデバイス（素子）とデバ
イスとが互いに配線され、信号のやり取りを行なってい
る。従来の送信側デバイスは、受信側デバイス間との配
線や受信側デバイスなどを駆動できるバッファが出力端
子部に配設され、このバッファが受信側デバイスの入力
端子に接続される出力端子に直接接続されていた。また
、受信側デバイスは、入力端子部にバッファを有し、こ
のバッファにより送信側デバイスより入力した信号を受
信側デバイスの信号レベルに変換して伝達するものであ
った。すなわち、送信側デバイスからの出力信号は、こ
のデバイスの出力端子部にある送信バッファを介し受信
側デバイスと接続されている配線に出力され、受信側デ
バイスの入力端子に入力される。そしてこの信号は、受
信側デバイスの受信バッファにて受信側デバイスの信号
レベルに変換され、このデバイス内部の内部信号として
伝達される。通常、このような回路を構成するデバイス
がＥＣＬ系の場合にはプルダウン抵抗が、またＴＴＬ／
ＣＭＯＳ系の場合にはプルアップ抵抗がデバイス間の配
線または入力端子部にそれぞれ接続されている。

【０００３】送信側デバイスおよび受信側デバイスにお
けるインタフェース回路において、回路上の障害として
は種々のケースが想定される。たとえば配線断・配線ミ
スなどの障害（以下、配線障害と称す）が生じた場合、
その受信側デバイスの入力部は、回路構成デバイスがＥ
ＣＬ系の場合ではＬｏｗレベルに、ＴＴＬ／ＣＭＯＳ系
の場合にはＨｉｇｈレベルにそれぞれスタックすること
が多い。これは、プルダウン抵抗またはプルアップ抵抗
が接続されているためであるが、ＴＴＬ／ＣＭＯＳ系の
場合にはプルアップしていない場合であっても入力部の
構造によりＨｉｇｈレベルとなる。

【０００４】

【発明が解決しようとする課題】ここで、デバイスの動
作を停止させる動作制御信号線、たとえばデバイス起動
時に用いるリセットまたはクリアなどに用いるチップセ
レクト端子の信号線の有効となる極性を、配線障害時の
スタックレベル（ＥＣＬ系デバイス：Ｌｏｗレベル、Ｔ
ＴＬ／ＣＭＯＳ系デバイス：Ｈｉｇｈレベル）に設定す
ることで、回路試験・調整時に配線障害個所の検出が容
易に行なえるという利点がある。一方、実運用時では、
動作制御信号線に配線障害が生じても、一部機能障害と
して扱えデバイスの動作を停止させる必要がない場合が
ある。このように、一部機能障害として扱える場合には
デバイスの動作停止によるシステムダウンを回避するこ
とが望ましい。この要求を満たすためには動作制御信号
線の有効となる極性をスタック時のレベルと逆に設定す
ることが考えられるが、これを行なうと回路試験・調整
時に配線障害を検出することが困難になるという問題が
生じる。このように従来技術では、回路試験・調整時に
配線障害個所の検出を容易に行なえ、かつ実運用時にお
いて配線障害を一部の機能障害として扱うことによりシ
ステムダウンを回避するという２つの要求を同時に満足
できるものではなかった。

【０００５】本発明はこのような従来技術の欠点を解消
し、回路試験・調整時に配線障害個所の検出を容易に行
なえるとともに、実運用時において一部機能障害として
扱える配線障害の場合にはシステムダウンを回避できる
デバイスインタフェース回路を提供することを目的とす
る。

【０００６】

【課題を解決するための手段】本発明は上述の課題を解
決するために、信号を受信し、該受信した信号のインタ
フェースをとるデバイスインタフェース回路は、受信し
た信号の極性のまま出力する第１の出力手段と、受信し
た信号の極性を反転して出力する第２の出力手段と、第
１の出力手段および第２の出力手段の出力側に接続され
、これら手段の何れかより出力された信号を指示にした
がって選択出力する選択手段とを有する。

【０００７】

【作用】本発明によれば、第１の出力手段および第２の
出力手段からの出力信号が選択手段に入力されると、選
択手段は何れか一方の出力信号を指示にしたがって選択
出力する。

【０００８】

【実施例】次に添付図面を参照して本発明によるデバイ
スインタフェース回路の実施例を詳細に説明する。

【０００９】図２を参照すると、本発明によるデバイス
インタフェース回路を半導体デバイス間の接続に適用し
たときの実施例による配線図が示されている。半導体デ
バイス１または３は基板上に配設されたたとえばＥＣＬ
系またはＴＴＬ／ＣＭＯＳ系などの集積回路であり、デ
バイス１の送信側とデバイス３の受信側とがｎ本の配線
１００により接続されている。図２に示したこれらデバ
イスのうち、デバイス１を送信側デバイスとして、また
デバイス３を受信側デバイスとしたときのデバイスイン
タフェース回路の実施例を示す回路図を図１に示す。

【００１０】送信側デバイス１は、受信側デバイス３と
接続される配線１００毎に送信側バッファ（ＳＢ）１０
、送信側インバータ（ＳＩ）１２および送信側セレクタ
（ＳＳ）１４を有する。送信側インバータ１２は、送信
側バッファ１０と同じ信号を入力し、入力信号の極性反
転を行なって出力するデバイスである。送信側バッファ
１０および送信側インバータ１２の出力端子は、それぞ
れ同じ参照符号（１〜ｎ）で示されているセレクタ１４
の入力端子に接続されている。セレクタ１４（１４−１
〜１４−ｎ）は、バッファ１０またはインバータ１２か
ら入力した信号の何れか一方を選択して出力端子Ｑに出
力する２入力１出力型のセレクタである。すなわちセレ
クタ１４は、入力信号の選択制御を行なう制御端子Ｓｉ
ｎがセレクト信号線Ｓに接続され、この制御端子Ｓｉｎ
の“Ｌ”レベルまたは“Ｈ”レベルに応じて、送信側バ
ッファ１０または送信側インバータ１２からの信号を出
力端子Ｑより出力する。

【００１１】受信側デバイス３は、送信側デバイス１と
同様に配線１００毎に受信側バッファ（ＲＢ）３０、受
信側インバータ（ＲＩ）３２および受信側セレクタ（Ｒ
Ｓ）３４を有する。受信側バッファ３０および受信側イ
ンバータ３２は、それぞれ配線１００に接続される入力
端子Ｄに接続されている。受信側バッファ３０は、送信
側デバイス１から入力した信号を、受信側デバイス３の
信号レベルに変換して出力するバッファである。受信側
インバータ３２は、送信側デバイス１より入力した信号
の極性反転を行ない、受信側デバイス３の信号レベルに
変換して出力するインバータである。受信側バッファ３
０および受信側インバータ３２の出力側は、それぞれ同
じ参照符号（１〜ｎ）で示されるセレクタ３４の入力端
子に接続されている。セレクタ３４はセレクタ１４と同
様の機能を有するセレクタである。すなわちセレクタ１
４は、入力信号の選択制御を行なう制御端子Ｓｉｎのレ
ベルに応じて受信側バッファ３０または受信側インバー
タ３２からの信号を出力端子より出力する。

【００１２】ここで、デバイス１および３の有効となる
チップセレクト端子の信号極性は、実運用時の配線障害
を考慮してスタック時とは逆のレベルに設定される。具
体的には、半導体デバイス１および３がＥＣＬ系のデバ
イスの場合には“Ｈ”レベルに、またＴＴＬ／ＣＭＯＳ
系デバイスの場合には“Ｌ”レベルにそれぞれ設定され
る。セレクタ１４と３４は、デバイス１および３がＥＣ
Ｌ系デバイスであれば、セレクト信号Ｓが“Ｌ”レベル
のときバッファ（バッファ１０、３０）からの信号を、
またセレクト信号Ｓが“Ｈ”レベルのときインバータ（
インバータ１２、３２）からの信号をそれぞれ選択する
ようにする。なお、ＴＴＬ／ＣＭＯＳ系デバイスの場合
には、セレクタ１４と３４におけるセレクト信号Ｓの設
定をＥＣＬ系デバイスの逆にする。

【００１３】図３には、図１に示した本実施例における
デバイスインタフェース回路をＥＣＬ系デバイスにより
構成したときの動作を示すタイムチャートが示されてい
る。図３および図１を用いてＥＣＬ系デバイスにおける
回路試験・調整時および実運用時の動作を説明する。先
ず、回路試験・調整時には配線障害の検出を容易にする
ため、配線１００の有効となる信号極性を“Ｌ”レベル
にする必要がある。したがって、回線試験または回線調
整を行なうときには図３に示すようにセレクト信号Ｓ（
３１０）を“Ｈ”レベルにする。これにより、たとえば
セレクタ１４−１は、送信側出力信号Ａ（３００）の反
転出力を行なう送信側インバータ１２−１の出力信号Ｃ
（３０２）が選択され、“Ｈ”レベルの信号Ａ（３００
）が反転された“Ｌ”レベルの信号が出力端子Ｑ１に出
力される。“Ｌ”レベルの出力信号Ｃ（３０２）は、出
力端子Ｑ１（３０４）および配線１００−１を介して受
信側デバイス３の入力端子Ｄ１（３０４）に送られる。 受信側デバイス３は、送信側デバイス１と同様に“Ｈ”
レベルのセレクト信号Ｓ（３１０）をセレクタ３４−１
の制御端子に入力する。このため、セレクタ３４−１は
、受信側インバータ３２−１の反転信号Ｆ（３０６）を
選択し、これを入力信号Ｇ（３０８）として内部に伝達
する。

【００１４】また、実運用時には図３に示すようにセレ
クト信号Ｓ（３６０）を“Ｌ”レベルにする。これによ
り、セレクタ１４−１および３４−１はそれぞれ、バッ
ファ１０−１または３０−１からの信号Ｂ（３５２）、
信号Ｅ（３５６）を選択し、“Ｈ”レベルの出力信号Ａ
（３５０）が配線１００−１（３５４）上を極性反転せ
ずに伝達される（３５８）。なお、デバイス１および３
をＴＴＬ／ＣＭＯＳ系デバイスで回路構成した場合には
、セレクト信号のレベルをＥＣＬ系デバイスで構成した
ときの逆にすれば良い。

【００１５】なお、本実施例では集積回路間の接続に本
発明を適用したが、本発明はとくにこれに限定されるも
のではなく、集積回路内部のゲート間の配線や電子機器
の信号の入出力部にも適用可能である。また、本実施例
では送信側デバイスと受信側デバイスとが接続されてい
る場合を説明したが、送信側デバイスと受信側デバイス
は必ずしもこのように接続される必要はなく、それぞれ
単独で用いても良い。

【００１６】

【発明の効果】このように本発明によれば、デバイスの
入出力信号極性を外部のセレクト信号により変更できる
ので、回路試験・調整時に配線障害個所の検出が容易と
なる。また、実運用時に配線障害がシステムダウンの原
因にならないため、非常に信頼性の高い装置設計が可能
となる。

【図面の簡単な説明】

【図１】本発明によるデバイスインタフェース回路の実
施例を示す回路図、

【図２】本発明によるデバイスインタフェース回路を半
導体デバイスに適用したときの接続例を示す構成図、

【
図３】図１に示した実施例をＥＣＬ系デバイスとしたと
きの動作を示すタイムチャートである。

【符号の説明】

１　　　　　　送信側デバイス ３　　　　　　受信側デバイス １０−１〜１０−ｎ，３０−１〜３０−ｎバッファ １２−１〜１２−ｎ，３２−１〜３２−ｎインバータ １４−１〜１４−ｎ，３４−１〜３４−ｎセレクタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　信号を受信し、該受信した信号のイン
   タフェースをとるデバイスインタフェース回路において
   、該回路は、前記受信した信号の極性のまま出力する第
   １の出力手段と、該受信した信号の極性を反転して出力
   する第２の出力手段と、第１の出力手段および第２の出
   力手段の出力側に接続され、これら手段の何れかより出
   力された信号を指示にしたがって選択出力する選択手段
   とを有することを特徴とするデバイスインタフェース回
   路。
2. 【請求項２】　　送信側デバイスと受信側デバイスが配
   線により接続される電子機器において、該機器は前記送
   信側デバイスの出力側と受信側デバイスの入力側に請求
   項１に記載のインタフェース回路が配設され、前記送信
   側デバイスと受信側デバイスは、互いに同期して第１の
   出力手段および第２の出力手段の何れかを前記選択手段
   により選択出力することを特徴とする電子機器。