JPH04311233A - アドレス変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、周辺コントローラにお
けるアドレス変換装置に利用され、特に、グラフィック
スコントローラで、仮想記憶やマルチタスクを用いたコ
ンピュータシステムにおける描画アドレスのアドレス変
換装置に関する。

【０００２】

【従来の技術】近年、パーソナルコンピュータにおいて
も仮想記憶制御をサポートしたオペレーティングシステ
ムが登場してきた。これは、マイクロプロセッサの処理
能力の向上やアドレス空間の拡大とともに、メモリ管理
ユニット｛以下、ＭＭＵ（ＭｅｍｏｒｙＭａｎａｇｅｍ
ｅｎｔ　　Ｕｎｉｔ）という。｝がプロセッサへ内蔵さ
れたことが寄与している。

【０００３】仮想記憶制御を行うシステムの場合、アド
レス変換の機構が必要となる。すなわち、プロセッサ等
のバスマスタ（アドレスを出力する装置）が出力する論
理アドレスを、実際にメモリ等においてアクセスされる
物理アドレスに変換する必要がある。このアドレス変換
を行うのがＭＭＵであるが、最近のプロセッサでは内蔵
している場合が多い。この場合、プロセッサから出力さ
れるアドレスは物理アドレスとなる。

【０００４】ここで、代表的な仮想記憶管理方式である
ページング方式について図７を用いて簡単に説明する。 ページング方式では、論理アドレス３３を複数の部分（
図７の場合は三つ）に分け、それぞれエリアＩＤ、ペー
ジＩＤ、およびページ内オフセットとよぶ。最初エリア
テーブル３５からエリアＩＤに対応するページテーブル
アドレスを得る。次に、このページテーブルアドレスに
よって示されるページテーブル３６からページＩＤに対
応する物理ページ番号を得る。物理アドレス３４は、こ
の物理ページ番号とページ内オフセットを結合すること
によって得られる。

【０００５】しかし、エリアテーブル３５やページテー
ブル３６はメモリ３２上に格納されているので、メモリ
アクセスの都度このようなテーブル参照を繰り返すので
は非常に遅いシステムになってしまう。そこで、変換参
照バッファ｛以下、ＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ　
　Ｌｏｏｋ−ａｓｉｄｅ　　Ｂｕｆｆｅｒ）という。｝
３７を用いる。ＴＬＢ３７は連想メモリで構成されてい
て、論理アドレス３３からページ内オフセットを除いた
部分（エリアＩＤ、ページＩＤ）をキー入力として用い
、その入力に対応する物理ページ番号を出力として持つ
。キー入力と同じ値がＴＬＢ３７に登録されていた場合
は、直ちに対応する物理ページ番号を出力し、物理アド
レス３４を生成することができる。もし、キー入力値が
ＴＬＢ３７に登録されていなかった場合は、ミスヒット
信号３８を出力する。プロセッサ３１は、このミスヒッ
ト信号３８を受け取るとエリアテーブル３５やページテ
ーブル３６を参照し、物理ページ番号を求める。得られ
た物理ページ番号は、物理アドレス３４の生成に用いら
れるとともに、エリアＩＤおよびページＩＤの値と組に
してＴＬＢ３７へ登録される。従って、あるページへの
アクセスの場合、最初に一度テーブル参照を行ってＴＬ
Ｂ３７に登録しておくと、２回目からのアクセスはＴＬ
Ｂ３７を通じて高速に行うことができる。１ページの大
きさは通常１〜１６キロバイトの間に設定される。

【０００６】図３は論理アドレス空間と物理アドレス空
間の対応の例である。ここでは、１ページを４キロバイ
トとしている。このように、ページング方式では、連続
する論理ページが離散した物理ページに対応する。

【０００７】さて、一般のアプリケーションレベルのソ
フトウェアは論理アドレスに基づいて動作し、その論理
アドレスがどの物理アドレスに対応しているかは通常知
ることはできない。ＭＭＵを操作し、論理アドレスと物
理アドレスの対応付けを行うことができるのは、特権レ
ベルあるいはスーパバイザと呼ばれるモードで動作する
オペレーティングシステム（以下、ＯＳという。）のみ
である。

【０００８】ここで問題となるのが、プロセッサの外に
存在し、かつバスマスタとなる周辺コントローラの扱い
である。仮想記憶でないシステムの場合は、プロセッサ
、周辺コントローラ、およびそれらを制御するソフトウ
ェアは全て同じアドレス情報を基に動作していた。しか
し、仮想記憶制御の下では、プロセッサや周辺コントロ
ーラがバスを駆動するアドレスは物理アドレスであり、
ソフトウェアが管理するアドレスは論理アドレスである
。このとき、プロセッサ自身はＭＭＵによって自動的に
論理アドレスと物理アドレスの変換が行われるが、周辺
コントローラはＭＭＵを持たないのでそのような変換を
行うことができない。必然的にそのままでは仮想記憶シ
ステムに対応できない。このようなバスマスタになるこ
とのできる周辺コントローラとして、ＤＭＡＣ（Ｄｉｒ
ｅｃｔ　　ＭｅｍｏｒｙＡｃｃｅｓｓ　　Ｃｏｎｔｒｏ
ｌｌｅｒ）とグラフィックスコントローラが挙げられる
。

【０００９】ＤＭＡＣでは、例えば、６８４５０（モト
ローラ）や８２２５８（インテル）等が仮想記憶に対応
できる製品として発表されているが、グラフィックスコ
ントローラはいまだ仮想記憶に対応していない。ＤＭＡ
Ｃにおける仮想記憶への対応といっても、離散化してい
る物理ページを連続してアクセスするための機構を有す
るのみで、ＤＭＡＣに与えるアドレス情報は全て物理ア
ドレスでなければならず、そのためのアドレス変換処理
はプロセッサが行う必要がある。しかし、ＤＭＡＣの場
合はアクセスするアドレスがあらかじめ決定できるので
それでもよいが、グラフィックスコントローラの場合は
、実際にアクセスが行われるまで描画アドレス（＝論理
アドレス）を知ることが困難なため、プロセッサがあら
かじめ論理アドレスを物理アドレスに変換しておいて、
グラフィックスプロセッサへ物理アドレスに即した描画
パラメータを設定することは不可能である。そのため、
従来は、仮想記憶システムにおいて、グラフィックスを
描画するために、次のような方式を取ってきた。

【００１０】第一は、仮想記憶を行わないようにしたグ
ラフィックス描画専用のメモリ領域を用意し、グラフィ
ックスコントローラはその領域にしか描画を行わないよ
うにする方式。

【００１１】第二は、仮想記憶が行われている領域へグ
ラフィックスを描画するときには、グラフィックスコン
トローラを使用せずにプロセッサが描画を行う方式。

【００１２】すなわち、仮想記憶管理された領域へグラ
フィックスコントローラによって描画を行うことはほと
んど不可能であった。しかし、今後は仮想記憶システム
の普及とともに、マルチタスク処理やウィンドウ表示機
能の必要性も増加すると考えられるが、このときにはシ
ステムメモリの全体にわたって、グラフィックスコント
ローラが高速に描画を行える必要がある。

【００１３】

【発明が解決しようとする課題】以上説明したように、
従来のグラフィックスコントローラでは仮想記憶によっ
て管理されたメモリ領域に対して描画を行うことができ
なかった。これは、グラフィックスコントローラに制御
情報を与えるソフトウェアが論理アドレスに基づいて設
計されるのに対し、グラフィックスコントローラがアク
セスするアドレスは物理アドレスでなければならないこ
とに起因する。さらに、仮想記憶がページング方式によ
って行われる場合、論理アドレス上では連続する領域が
物理アドレス上では離散した領域としてマッピングされ
ることが、仮想記憶への対応をさらに困難なものにして
いる。

【００１４】また、仮想記憶システムの上ではマルチタ
スクやマルチウィンドウ等の処理が行われる場合が多い
。マルチタスクにおいて各タスクがそれぞれ独立に何ら
かのグラフィックスを表示しようとしたとき、直接にフ
レーム領域（この領域の内容がＣＲＴ等に表示される。 通常この領域は仮想記憶管理を行わない）へ描画を行う
と、表示の優先順位が崩れるなどの混乱が生ずるので、
一たんワークエリアへ描画を行い、次いでその描画結果
から表示すべき部分のみをフレーム領域に転送して表示
を行う方式が取られる場合がある。このような場合、各
タスクが使用する描画用のワークエリアは、一般にシス
テム領域（仮想記憶管理された領域）に獲得する必要が
ある。この場合、仮想記憶領域を自由にアクセスできる
ことは必須条件であり、そのような機能を有するグラフ
ィックスコントローラの必要性は非常に高い。

【００１５】前記のような課題は、グラフィックスコン
トローラがプロセッサが有するのと同等なＭＭＵを内蔵
すれば解決できるが、一方、仮想記憶の実現方法はＭＭ
Ｕのハードウェア構成やＯＳによってさまざまであり、
特定の方式のみをサポートすることは汎用性を失わせる
結果となる。また、グラフィックスコントローラにＭＭ
Ｕを内蔵するためには、グラフィックスコントローラ自
身がページテーブル等を参照してアドレス変換情報を作
る必要があり、そのためのファームウエア等が必要とな
る。さらに、テーブルの参照にはＯＳによって保護され
るべきシステム領域のアクセスが必要となるが、周辺コ
ントローラがプロセッサの管理を離れてこのようなシス
テム領域へアクセスを行うことは危険であり、好ましく
ない。

【００１６】本発明の目的は、前記の課題を解決するこ
とにより、周辺コントローラ、特に、グラフィックスコ
ントローラにおいて論理アドレスと物理アドレスの変換
を行うことができ、仮想記憶に対応したグラフィックス
システムを構成できるアドレス変換装置を提供すること
にある。

【００１７】

【課題を解決するための手段】本発明は、プロセッサか
ら入力されるデータにより論理アドレス情報を生成する
論理アドレス発生手段と、この生成された論理アドレス
情報を物理アドレス情報に変換しメモリに対して出力す
る変換参照バッファとを備えたアドレス変換装置におい
て、前記変換参照バッファは、前記論理アドレス情報と
前記物理アドレス情報とを一組として記憶するように構
成したアドレス変換情報を複数個組み合わせて構成され
、入力される前記論理アドレス情報に対し、前記複数の
アドレス変換情報の中から適合した一つのアドレス変換
情報を選択し当該アドレス変換情報に含まれる物理アド
レス情報を前記メモリに対して出力し、適合したアドレ
ス変換情報を選択できないときはミスヒット信号を前記
プロセッサに対して出力する手段を含むことを特徴とす
る。

【００１８】また、本発明は、前記変換参照バッファは
、前記アドレス変換情報として前記論理アドレス情報お
よび前記物理アドレス情報のほかに、変換処理を制御す
る制御情報を含み、この制御情報に対する処理手段を含
むことを特徴とする。

【００１９】

【作用】変換参照バッファ（ＴＬＢ）は、論理アドレス
情報と物理アドレス情報とを一組として記憶しており、
論理アドレス情報が入力されると、それに適合した論理
アドレス情報を探し、もしあれば当該論理アドレス情報
と組になっている物理アドレス情報を取り出してメモリ
に対して出力する。そして、もし適合するものが登録さ
れていないときは、ミスヒット信号をプロセッサに対し
て出力する。

【００２０】従って、本発明によれば、グラフィックス
コントローラにおいて、論理アドレスと物理アドレスの
変換ができ、仮想記憶に対応したグラフィックスシステ
ムを構成することが可能となる。

【００２１】さらに、論理アドレス情報および物理アド
レス情報のほかに、制御情報として、例えば、タスク番
号、アクセスモード制御情報またはページサイズ情報を
付加することにより、マルチタスク処理への対応を簡単
にしたり、不正なメモリアクセスを禁止したり、あるい
は使用するアクセス変換情報の数を削減することが可能
となる。

【実施例】以下、本発明の実施例について図面を参照し
て説明する。

【００２２】図１は本発明の第一実施例を示すブロック
構成図で、本発明をグラフィックシステムに適用した場
合を示す。また図２はそのアドレス変換情報の構成を示
す説明図および図３はその仮想記憶によるメモリマップ
を示す説明図である。

【００２３】本第一実施例は、ＭＭＵを内蔵したプロセ
ッサ１から入力されたデータにより論理アドレスとして
の描画アドレス１４を出力する描画アドレス発生器（Ａ
Ｇ）２１を含むグラフィックスコントロールユニット４
と、描画アドレス１４を物理アドレス情報に変換しメモ
リ２に対して出力するＴＬＢ７を備えたアドレス変換装
置としてのグラフィックスコントローラ３において、本
発明の特徴とするところの、ＴＬＢ７は、前記論理アド
レス情報としてのページＩＤ１６と前記物理アドレス情
報としての物理ページ番号１８とを一組として記憶する
ように構成したアドレス変換情報５を４個組み合わせて
構成され、入力される前記論理アドレス情報に対し、前
記複数のアドレス変換情報５の中から適合した一つのア
ドレス変換情報５を選択し当該アドレス変換情報５に含
まれる物理アドレス情報としての物理ページ番号１８を
メモリ２に対して出力し、適合したアドレス変換情報５
を選択できないときミスヒット信号１９をプロセッサ１
に対して出力する手段を含んでいる。

【００２４】なお、図１において、４はグラフィックス
コントローラ手段を有するグラフィックスコントロール
ユニットであり、プロセッサ１から入力されるデータに
基づいて描画アドレス１４を生成出力する描画アドレス
発生器（ＡＧ）２１を含んでいる。また、１０はプロセ
ッサ１がメモリ２やグラフィックスコントローラ３をア
クセスするためのシステムアドレスバス、１１はシステ
ムデータバス、１２はグラフィックスコントローラ３が
メモリ２をアクセスするためのグラフィックスアドレス
バス、１３はグラフィックスデータバス、および１７は
描画アドレス１４の一部でページ内オフセットである。

【００２５】ここで、描画アドレス１４は、ページＩＤ
１６とページ内オフセット１７に分けられ、ページＩＤ
１６はＴＬＢ７への入力として用いられ、ページ内オフ
セット１７はＴＬＢ７の出力である物理ページ番号１８
と結合されてグラフィックスアドレスバス１２を構成す
る。本第一実施例では、アドレスバスは２４ビットであ
り、ページＩＤ１６およびページ内オフセット１７はと
もに１２ビットである。従って、１ページは４キロバイ
トである。

【００２６】ここで、システムアドレスバス１０とグラ
フィックスアドレスバス１２とは物理アドレスであり、
描画アドレス１４は論理アドレスである。

【００２７】次に、本第一実施例の動作について説明す
る。最初、プロセッサ１はグラフィックスコントローラ
３に対して、使用するメモリの割付や座標の設定等を行
う。図３の場合では、論理アドレス空間の２０２０００
Ｈ〜２０４ＦＦＦＨ番地までをワークエリアとして使用
し、その中で描画を行うように設定している。

【００２８】次に、プロセッサ１は必要に応じて直線や
円弧等のグラフィックス描画、あるいは指定領域を別の
領域にコピーするなどの処理を指示する。グラフィック
スコントローラ３はこの指示を受けると、描画アドレス
や描画データを発生する。従来のグラフィックスコント
ローラはここで発生した描画アドレスをそのまま用いて
メモリアクセスを行っていた。しかし、ここで得られる
描画アドレス１４は論理アドレスなので、仮想記憶シス
テムではこれを物理アドレスに変換する必要がある。そ
のために、一たん描画アドレス１４を下位１２ビットの
ページ内オフセット１７と上位１２ビットのページＩＤ
１６に分け、ページＩＤ１６をＴＬＢ７に入力する。描
画アドレス１４の示す値が２０３１２３Ｈ番地とすると
、ページＩＤ１６は２０３Ｈ、ページ内オフセット１７
は１２３Ｈである。

【００２９】ＴＬＢ７には最初何も登録されていない。 そこへ最初の描画アドレス１４のページＩＤ１６（２０
３Ｈ）をキーとして入力すると、このキー入力に対応す
るアドレス変換情報はＴＬＢ７内に存在しないのでミス
ヒット信号１９が出力され、プロセッサ１の割込みを引
き起こす。同時に、グラフィックスコントローラ３はそ
の実行を一時停止する。プロセッサ１は、ＴＬＢ７から
のミスヒット信号１９を認識したら、グラフィックスコ
ントローラ３からミスヒットの原因となった描画アドレ
スのページＩＤ１６を読み出し、それに対応する物理ペ
ージ番号（２０６Ｈ）を求める。この物理ページ番号１
８を求めるアルゴリズムは、使用するプロセッサやＯＳ
によって定められるもので、グラフィックスプロセッサ
は関知しない。求められた物理ページ番号１８とページ
ＩＤ１６により図２に示すアドレス変換情報５が作成さ
れたら、プロセッサ１はその情報をＴＬＢ７に登録する
。

【００３０】この登録を待って、グラフィックスプロセ
ッサ３が動作を再開すると、ＴＬＢ７は入力のページＩ
Ｄ１６（２０３Ｈ）に対して物理ページ番号１８（３５
６Ｈ）を出力する。そして、物理ページ番号１８（３５
６Ｈ）とページ内オフセット１７（１２３Ｈ）を結合し
た３５６１２３Ｈを物理アドレスとしてグラフィックス
アドレスバス１２へ出力し、描画のためのメモリアクセ
スを行う。

【００３１】以降、ＴＬＢ７に登録されたと同じページ
ＩＤを持つ描画アドレス１４に対しては、即座に物理ペ
ージ番号１８を得ることができる。ＴＬＢ７に登録され
ていないページＩＤを持つ描画アドレスの場合は、再び
ミスヒット信号１９を出力し、プロセッサ１に新しいア
ドレス変換情報５を登録してもらう。

【００３２】もし、ＴＬＢ７に新しいアドレス変換情報
５を登録する余地がなくなったときは、すでに登録され
ているアドレス変換情報５の一つを選び、その情報を削
除して、その部分に新しい変換情報を登録する。プロセ
ッサ１が論理アドレスと物理アドレスの対応を変更した
り、物理ページをスワップアウト（メモリ上のあるペー
ジを補助記憶に待避し、その部分を新しいページとして
使用すること）した場合は、その変更をＴＬＢ７にも反
映させる必要がある。このとき、削除すべきアドレス変
換情報５の決定や、アドレス変換情報５を任意の位置に
登録する操作は、全てプロセッサ１が行う。そのため、
プロセッサ１はＴＬＢ７の内容をメモリ２を読み出しま
たは書き込みするのと同様に自由にアクセスできる。

【００３３】以上のように、従来のグラフィックスコン
トローラのアドレス出力をＴＬＢで変換することによっ
て、論理アドレスである描画アドレスを物理アドレスに
変換でき、仮想記憶に対応することができる。ＴＬＢの
操作は全てプロセッサが行うので、仮想記憶の実現方法
としては任意の方式を取ることができる。ＴＬＢの大き
さやその内容がプロセッサ側のＭＭＵのＴＬＢと一致し
ている必要はない。ただし、プロセッサ側のＭＭＵが管
理するページの大きさとグラフィックスコントローラ側
のＴＬＢによるページの大きさは一致している必要があ
る。

【００３４】また、本第一実施例のように簡単な構成の
ＴＬＢの場合、それ自体ではタスク間のメモリ保護機能
はないが、その場合プロセッサでのタスクが切り替わる
ごとにＴＬＢの内容を無効にすることで、不正なアクセ
スを防ぐことができる。また、各タスクごとにメモリ上
にＴＬＢのコピーを持ち、タスクの実行中は当該タスク
に関するアドレス変換情報しかＴＬＢに存在しないよう
にＴＬＢを入れ換えることでもよい。

【００３５】図４は本発明の第二実施例を示すブロック
構成図で、図１の第一実施例において、ＴＬＢにマルチ
タスクへの対応とメモリ保護手段を付加した場合を示す
。また、図５はそのアドレス変換情報の構成を示す説明
図、および図６はその仮想記憶によるメモリマップを示
す説明図である。

【００３６】本第二実施例は、本発明の特徴とするとこ
ろの、ＴＬＢ８は、アドレス変換情報６として、図５に
示すように、エリアＩＤ１５およびページＩＤ１６から
なる論理アドレス情報と、物理ページ番号１８からなる
物理アドレス情報とのほかに、変換処理を制御する制御
情報としての、アクセスモードフラグと、ページサイズ
フラグと、タスク番号とを含み、その処理手段として、
描画を依頼したタスクの番号を格納するタスク番号レジ
スタ（ＴＲ）９を含んでいる。なお、ＴＬＢ８のエント
リー数（登録可能なアドレス変換情報の数）は８である
。

【００３７】ＴＬＢ８は三つのキー入力フィールドと２
ビットのフラグ情報、および一つの出力フィールドから
なる。それに対応して、描画アドレス１４はエリアＩＤ
１５、ページＩＤ１６、およびページ内オフセット１７
の三つの部分に分けられ、エリアＩＤ１５とページＩＤ
１６はキーとしてＴＬＢ８へ入力される。図４では、エ
リアＩＤ１５は１２ビット、ページＩＤ１６は８ビット
、ページ内オフセット１７は１２ビットである。さらに
、タスク番号レジスタ９もＴＬＢ８へのキー入力として
用いる。これは、マルチタスク処理の場合、アドレス変
換情報が自タスクの変換情報であることを確認できなけ
れば、他のタスクのアドレス変換情報にヒットして他の
タスクの領域を破壊する可能性が生ずるからである。

【００３８】ＴＬＢ８の変換情報に付属する２種類のフ
ラグ情報は、以下のような意味を持つ。アクセスモード
フラグが「１」のアドレス変換情報６はリードアクセス
のみが可能で、ライトアクセスは不許可であることを意
味し、アクセスモードフラグが「０」のアドレス変換情
報６はリードおよびライトともに許可されていることを
意味する。

【００３９】ページサイズフラグが「１」であるアドレ
ス変換情報６はページＩＤ１６のキー入力を無視してＴ
ＬＢ８を参照し、１ページの大きさをページＩＤ１６と
ページ内オフセット１７を合わせた２０ビット（＝１メ
ガバイト）とする。ページサイズフラグが「０」である
アドレス変換情報６は、エリアＩＤ１５とページＩＤ１
６の両方でＴＬＢ８を参照し、１ページの大きさはペー
ジ内オフセット１７の１２ビット（４キロバイト）とす
る。これは、フレーム領域やフォント情報など、物理ア
ドレス空間に既に連続してマッピングされている領域に
ついては、１ページの大きさを大きく取ることによって
、ＴＬＢ８のエントリー使用量を少なくするためである
。

【００４０】次に、本第二実施例におけるアドレス変換
方法を図６を用いて説明する。

【００４１】最初、各タスクは描画用のワークエリアと
して任意の大きさのアドレス空間をＯＳに要求し、それ
を獲得する。図６では、タスク１が３０００００Ｈ〜３
０２ＦＦＦＨを、タスク２が２ＦＥ０００Ｈ〜２ＦＦＦ
ＦＦＨを割り当てられている。各タスクは、獲得したワ
ークエリアに対し描画座標系やその他パラメータを設定
する。これ以降、タスクはここで定義されたワークエリ
アに対して描画を行う。

【００４２】各タスクでの描画要求は、ＯＳを通してグ
ラフィックスコントローラ３へ送られる。このとき、Ｏ
Ｓはグラフィックスコントローラ３へその描画を要求し
たタスクの番号をタスク番号レジスタ９へ設定する。グ
ラフィックスコントロールユニット４が生成した描画ア
ドレス１４は、エリアＩＤ１５、ページＩＤ１６、およ
びページ内オフセット１７の三つの部分に分けられ、前
二者はＴＬＢ８へ入力される。

【００４３】ＴＬＢ８では、以下の全ての条件を満たす
アドレス変換情報６が存在すれば、その描画アドレスは
ヒットしたもので、対応する変換情報の物理ページ番号
１８を出力する。もし、その条件を満たすアドレス変換
情報６が存在しなければ、ミスヒット信号１９を出力す
る。 （ａ）タスク番号レジスタ９の値とＴＬＢ８のタスク番
号フィールドの値が等しい。またはタスク番号レジスタ
９の値が０００Ｈである。またはＴＬＢ８のタスク番号
フィールドの値が０ＦＦＦＨである。 （ｂ）描画アドレスのエリアＩＤ１５の値がＴＬＢ８の
エリアＩＤフィールドの値と等しい。 （ｃ）ページサイズフラグの値が「０」で、かつ描画ア
ドレスのページＩＤ１６の値がＴＬＢ８のページＩＤフ
ィールドの値と等しい。またはページサイズフラグの値
が「１」である。

【００４４】ヒットした場合、ページサイズフラグが「
０」のときは物理ページ番号とページ内オフセットを結
合して物理アドレスを得る。ページサイズフラグが「１
」のときは、物理ページ番号にページＩＤとページ内オ
フセットを加え、物理アドレスとする。例えば、ＴＬＢ
が図６に示すような状態で描画アドレスが３０１２３４
Ｈの場合、対応するアドレス変換情報のページサイズフ
ラグが「０」であるので、物理ページ番号（３５６Ｈ）
とページ内オフセット（２３４Ｈ）を結合した３５６２
３４Ｈが物理アドレスとなる。一方、描画アドレスが６
５４３２１Ｈの場合、対応するアドレス変換情報のペー
ジサイズフラグが「１」であるので、物理ページ番号（
Ｄ００Ｈ）にページＩＤ（５４Ｈ）とページ内オフセッ
ト（３２１Ｈ）を結合したＤ５４３２１Ｈが物理アドレ
スとなる。

【００４５】ミスヒットの場合は、グラフィックスコン
トローラ３は一たん処理を中断し、ミスヒット信号１９
によってプロセッサ１に処理を引き渡す。プロセッサ１
では、グラフィックスコントローラ３からミスヒットを
引き起こしたタスク番号と論理アドレスを読み出し、そ
れらに従ってテーブル参照を行い、アドレス変換情報の
作成、およびアクセスモードフラグやページサイズフラ
グの設定を行い、これらの情報をＴＬＢ８へ登録する。

【００４６】なお、タスク番号は任意に定めてよいが、
特別な値として０００Ｈと０ＦＦＦＨを用いる。０００
Ｈは特権レベルのタスクを表し、この値を持つタスクは
全ての論理アドレス空間をアクセスできる。０ＦＦＦＨ
は共通タスク領域を表し、この値を持つアドレス変換情
報は全てのタスクからアドレスが可能である。

【００４７】さらに、描画アドレスに対してＴＬＢがヒ
ットした場合でも、そのアクセスがライトアクセスで、
かつヒットしたエントリーのＲフラグが「１」であった
場合は、不正アクセスとなる。これはフォント情報など
変更されては困る領域やＲＯＭエリアへのライトアクセ
スを防止するためである。当該アクセスがリードアクセ
スかライトアクセスかはグラフィックスコントロールユ
ニット４が出力するリードライト信号２０によって識別
する。

【００４８】また、第一実施例のように、ＴＬＢの構成
の中にメモリの保護機能を取り入れた場合は、アドレス
変換情報を登録する段階でＯＳが管理するメモリ保護機
能を取り入れ、不正なアクセスを防止することが可能で
ある。この場合には、グラフィックスコントローラは、
プロセッサから描画指示を受け取った後はプロセッサと
は独立に処理を行うことが可能になるので、プロセッサ
とグラフィックスコントローラが別々のタスクの処理を
同時に行うことも可能である。

【００４９】なお、以上の本発明の実施例ではグラフィ
ックスコントローラについて説明を行ったが、本発明に
よるアドレス変換装置の目的は、周辺コントローラが生
成する論理アドレスを物理アドレスに変換することによ
り仮想記憶制御されたメモリへのアクセスを可能にする
ことである。このことから、本発明がグラフィックスコ
ントローラに限らずＤＭＡコントローラや通信コントロ
ーラ、ディスクコントローラなど、仮想記憶されたメモ
リをアクセスする必要がある周辺コントローラに適用が
可能であることは明らかである。

【００５０】

【発明の効果】以上説明したように、本発明は、例えば
、周辺コントローラとして、グラフィックスコントロー
ラにおいて、論理アドレスと物理アドレスの変換を行う
ことができ、仮想記憶に対応したグラフィックスシステ
ムを構成することができる効果がある。

【００５１】また、本発明によるグラフィックスコント
ローラのアドレス変換装置では、グラフィックスコント
ローラにはＭＭＵの一部であるＴＬＢのみを内蔵させる
というわずかなハードウェア増設と、他の処理はＯＳに
よって行うことによって、自由度が高く、かつ高速に論
理アドレスと物理アドレスを変換することができ、さら
に、マルチアクセスに対応したり、不正アクセスを防止
したり、アドレス変換情報の数を削減することもでき、
その効果は大である。

【図面の簡単な説明】

【図１】　　本発明の第一実施例を示すブロック構成図
。

【図２】　　そのアドレス変換情報の構成を示す説明図
。

【図３】　　その仮想記憶によるメモリマップを示す説
明図。

【図４】　　本発明の第二実施例を示すブロック構成図
。

【図５】　　そのアドレス変換情報の構成を示す説明図
。

【図６】　　その仮想記憶によるメモリマップを示す説
明図。

【図７】　　従来例を示すブロック構成図。

【符号の説明】

１、３１　　プロセッサ ２、３２　　メモリ ３　　グラフィックスコントローラ ４　　グラフィックスコントロールユニット５、６　　
アドレス変換情報 ７、８、３７　　変換参照バッファ（ＴＬＢ）９　　タ
スク番号レジスタ（ＴＲ） １０　　システムアドレスバス １１　　システムデータバス １２　　グラフィックスアドレスバス １３　　グラフィックスデータバス １４　　描画アドレス １５　　エリアＩＤ １６　　ページＩＤ １７　　ページ内オフセット １８　　物理ページ番号 １９、３８　　ミスヒット信号 ２０　　リードライト信号 ２１　　描画アドレス発生器（ＡＧ） ３３　　論理アドレス ３４　　物理アドレス ３５　　エリアテーブル ３６　　ページテーブル

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　プロセッサから入力されるデータによ
   り論理アドレス情報を生成する論理アドレス発生手段と
   、この生成された論理アドレス情報を物理アドレス情報
   に変換しメモリに対して出力する変換参照バッファとを
   備えたアドレス変換装置において、前記変換参照バッフ
   ァは、前記論理アドレス情報と前記物理アドレス情報と
   を一組として記憶するように構成したアドレス変換情報
   を複数個組み合わせて構成され、入力される前記論理ア
   ドレス情報に対し、前記複数のアドレス変換情報の中か
   ら適合した一つのアドレス変換情報を選択し当該アドレ
   ス変換情報に含まれる物理アドレス情報を前記メモリに
   対して出力し、適合したアドレス変換情報を選択できな
   いときはミスヒット信号を前記プロセッサに対して出力
   する手段を含むことを特徴とするアドレス変換装置。
2. 【請求項２】　　請求項１に記載のアドレス変換装置に
   おいて、前記変換参照バッファは、前記アドレス変換情
   報として前記論理アドレス情報および前記物理アドレス
   情報のほかに、変換処理を制御する制御情報を含み、こ
   の制御情報に対する処理手段を含むことを特徴とするア
   ドレス変換装置。