JPH04312120A - 浮動小数点加減算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、情報処理装置におい
て入力数を加算または減算する浮動小数点加減算器に関
するものである。

【０００２】

【従来の技術】図４は、従来の浮動小数点演算装置の回
路図である。図において、１０１、１０２は浮動小数点
データの入力レジスタである。また、１０１ａ、１０２
ａは符号部、１０１ｂ、１０２ｂは指数部、１０１ｃ、
１０２ｃは仮数部を表わす。１０３は入力の符号・指数
データより仮数のシフト量、補数化判定信号、指数中間
値、符号中間値を生成するための前処理回路である。１
０４、１０５は仮数を前処理回路１０３の出力（仮数シ
フト量）に応じて０を消してシフトして右の有効数字を
シフトして桁合せ（プリスケール）する右シフタである
。１０６、１０７は１０４、１０５の出力を１０３の出
力（補数化信号）に応じて補数化する２の補数化回路、
１０８は整数加算器である。１０９は加算器１０８の結
果をその正負（Ｎフラグ）に応じて補数化する補数化回
路、１１０は排他的論理和回路、１１１はポスト・ノー
マライズ量検出回路である。１１２は指数中間値減算器
である。１１３は１０９の結果をポスト・ノーマライズ
するシフタである。

【０００３】次に動作を説明する。図４で、２つの入力
数（浮動小数点データ）が入力レジスタ１０１、１０２
に保持される。保持されたこれらの入力の符号１０１ａ
、１０２ａ、同じく指数１０１ｂ、１０２ｂ、同じく仮
数１０１ｃ、１０２ｃをみて、前処理回路１０３はシフ
タ１０４、１０５に与える仮数シフト数（プリスケール
量）、後で使用する２の補数化判定信号、指数中間値、
符号中間値を生成する。中間値とは結果を予測した仮の
値のことで、例えば２入力数の指数が共に１２であった
とすると、結果もたぶん１２と予測されるので、仮に１
２を中間値とする。これらの数値を得る生成例をまとめ
て図５に示す。

【０００４】次に、シフタ１０４、１０５で仮数１０１
ｃ、１０２ｃをそれぞれ仮数シフト数だけシフト（プリ
スケール）し、その結果を２の補数化回路１０６、１０
７でそれぞれの補数化判定信号が１のときに補数化して
出力する。該信号が０のときには補数化せずそのまま出
力する。補数化回路１０６、１０７の結果を整数加算器
１０８で加算する。その結果が負なら、前処理回路１０
３の出力の符号中間値を論理和回路１１０で反転し、そ
うでなければ、前処理回路１０３の出力を論理和回路１
１０で反転せず出力し、これが最終結果の符号となる。 ポストノーマライズ量検出回路１１１で補数化回路１０
９の出力よりポストノーマライズ量を検出する。

【０００５】また、前処理回路１０３の出力の指数中間
値を、ポストノーマライズ量検出回路１１１の結果によ
り減算器１１２で補正して、これが最終結果の指数とな
る。また、補数化回路１０９の出力をポストノーマライ
ズ量検出回路１１１の結果で、シフタ１１３でポストノ
ーマライズし、これが最終結果の仮数となる。このよう
な手順で求める浮動小数点加算結果が得られる。

【０００６】

【発明が解決しようとする課題】従来の浮動小数演算器
は以上のように構成されているので、１つの浮動小数点
加算に対して、プリスケールとポストノーマライズとい
うシフト動作を仮数部のビット数に応じた分だけ行う必
要があり、処理時間がかかるという問題点があった。こ
の発明は上記のような問題点を解消するためになされた
もので、プリスケールまたはポストノーマライズのシフ
ト動作にかかる時間を短縮し、浮動小数点加算を高速に
実行する浮動小数点加減算器を得ることを目的とする。

【０００７】

【課題を解決するための手段】この発明に係る浮動小数
点加減算器は、プリスケールシフタのシフト桁数を少な
くしてシフトを高速で実行するシフタを持つ第１演算ブ
ロックと、ポストノーマライズシフタのシフト桁数を少
なくしてノーマライズを高速で実行するシフタを持つ第
２演算ブロックを備え、さらにこの２つのブロックの演
算結果のいずれが求める結果であるかを判定する回路と
、この判定結果により２つのブロックの出力を選択する
回路を備えた。

【０００８】

【作用】この発明における浮動小数点加減算器は、２つ
の入力数の符号、指数に対応して、２つのブロックの内
、短時間でシフトされる正しいブロックの演算結果が選
択されて出力される。

【０００９】

【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１はこの発明の実施例を示す構成回
路図である。図において１０１と１０２は従来と同じ入
力レジスタである。また１０３〜１１２も従来の同番号
の回路に対応した同じ回路である。１４３は加減算結果
を補数化判定して得られた結果をさらに１ビット右また
は左にシフトしてポストノーマライズして最終結果を得
る、専用の縮小シフタである。そして、１０３〜１１２
と１４３で第２ブロックを構成する。

【００１０】一方、１２３は前処理回路で１０３と同等
回路である。１２６、１２７は補数化回路で１０６、１
０７と同等回路、また１２８は整数加算器で１０８と同
等回路である。以下、１２９は出力の補数化回路、１３
０は排他的論理和回路、１３１はポストノーマライズ量
検出回路、１３２は補正のための減算器であり、それぞ
れ１０９、１１０、１１１、１１２と同等である。１３
３はポストノーマライズシフタであり、この場合後で説
明するように１ビット右にシフトするか、仮数分だけ左
にシフトできる桁数を持つ。また、１４４、１４５はプ
リスケールのためのシフタであるが、前処理回路の設定
指数差に対応するシフト段数の短いシフタである。そし
て、１２３、１２６〜１３３と１４４、１４５で第１ブ
ロックを構成する。

【００１１】また１４０は入力数の指数、仮数から第１
ブロックと第２ブロックの処理結果のいずれを最終結果
とすべきかを判定する判定回路、１５０は判定回路１４
０によりいずれかのブロックを選択するセレクタである
。

【００１２】次に動作を説明する。ここで第１ブロック
か第２ブロックかの選択は有効桁が同じかまたは指数差
が２以上かで選択する場合を説明する。まず２つの入力
数（浮動小数点データ）が入力レジスタにセットされる
。判定回路１４０は２入力の符号１０１ａ、１０２ａと
指数１０１ｂ、１０２ｂによりどちらのブロックを選ぶ
かを判定する。判定基準は次のとおりである。

【００１３】Ａ．１０１ａ≠１０２ａでかつ｜１０１ｂ
−１０２ｂ｜≦１のとき第１ブロック Ｂ．１０１ａ＝１０２ａであるか、または｜１０１ｂ−
１０２ｂ｜＞１のとき第２ブロック

【００１４】上記Ａの場合の意味するところは、２入力
の符号が違っていて、それを加算すること、そしてそれ
らの有効桁の違いが１桁、つまり指数差が１以下なので
結果はほとんど０に近いこと、つまり、プリスケールは
０つまりしなくてよいか、または小さい方の入力の０を
１つ消して右の有効数字を１ビットシフトするだけでよ
いことを意味している。１４４、１４５のシフタは１ビ
ットシフタであり、入力数はせいぜい１ビットシフトの
後、次の補数化回路に送られ、以後従来と同じ動作をす
る。この場合は演算結果はかなりの桁数ポストノーマラ
イズしなければならないと予測される。つまり、最も多
いシフトとしては、仮数部の最小桁のみに有効数字があ
る場合で、仮数ビット数左にシフトする。

【００１５】Ｂの場合の意味するところは、２入力の有
効桁の違いが２桁以上、つまり指数差が２以上あるか、
または２入力の同符号加算なので、結果は、せいぜいオ
ーバーフローして左の１を１ビットシフトするか、また
は右に１ビットシフトするだけでよいことを意味してい
る。１４３は２ビットシフタであり、従来と同じ動作で
演算されてきた結果が、縮小シフタに入ってすぐにシフ
トされて結果を出す。

【００１６】図２（ａ）は図１の１４４、１４５のプリ
スケールシフタとして、説明を判りやすくするため、入
力数が４ビットでシフト数がせいぜい１ビットの場合の
回路を示したものである。対比のため、同じ入力数４ビ
ットに対してシフトが３ビットの回路図を図２（ｂ）に
示す。４ビット入力で、しかもシフト差が２しかない場
合でも回路素子数の違いが明らかである。実際の例では
、２４ビット入力で、シフト量が１ビットと２４ビット
の場合ではシフト時間に１０倍ほどの差が表れ、例えば
１．３ミクロンメータルールのゲートアレイで構成され
たシフタは、４ｎｓと４０ｎｓのシフト時間となる。 これは入力ビット数、シフトビット数が大きくなると、
負荷素子数が多くなり、また配線長も長くなり、必然的
に実行時間が遅くなるためである。

【００１７】こうしてどちらかのブロックで処理された
結果は、セレクタ１５０で選択されて最終出力となる。 図３に本実施例を（ａ）に、従来の方式での結果（ｂ）
と対比して処理時間が短縮される様子を示した。ブロッ
クの選択条件の設定の仕方、つまりシフタの桁数の選び
方により、また整数加算器の構成の仕方等でトータルの
演算時間は異なるが、大略本発明により加算も含めたト
ータルの処理時間は３０％程度も短縮できる。

【００１８】実施例２．なお、上記実施例１では、ブロ
ック１と２の選択を指数差１以下か２以上としたがこれ
を他の数値にしてもよい。また、上記実施例１では、浮
動小数点加算器の例を説明したが、図１での１０３、１
２３の前処理回路と、１４０の判定回路を変え、判定条
件を変えれば、浮動小数点減算器にもなる。さらに、プ
リスケール用のシフタは各ブロック２個の例を説明した
が、これを１個とし、０ビット以外のシフトが発生する
方のデータのプリスケールのみに使うようにしてもよい
。

【００１９】

【発明の効果】以上のようにこの発明によれば、プリス
ケールシフタとしてシフト桁数の少ないシフタを設けた
第１ブロックと、ポストノーマライズシフタとして縮小
シフタを設けた第２ブロックと、これらを選択するセレ
クタを備えたので、浮動小数点加減算が高速でできる効
果がある。

【図面の簡単な説明】

【図１】本発明の一実施例である浮動小数点加算器の構
成回路図である。

【図２】シフトビット数の違いにより構成回路の複雑さ
の違いを説明する図である。

【図３】本発明による浮動小数点加算の時間を従来例に
よる時間と対比した図である。

【図４】従来の浮動小数点演算装置の回路図である。

【図５】従来の浮動小数点演算装置の前処理回路が生成
する各種の数値の例を示す図である。

【符号の説明】

１０３　　前処理回路 １２３　　前処理回路 １４０　　判定回路 １４３　　縮小シフタ １４４　　短段数シフタ １４５　　短段数シフタ １５０　　セレクタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　指数、仮数からなる浮動小数点加減算
   器において、加減算に先立ち仮数部の桁合わせを行うプ
   リスケールシフタとしてシフト桁数を少ない数に限定し
   た専用のシフタを設けた第１のブロックと、加減算結果
   を指数部に移して桁合わせをするポストノーマライズシ
   フタとしてシフト桁数を少ない数に限定した専用のシフ
   タを設けた第２のブロックを備え、２つの入力数の符号
   、指数を判定する回路を備え、この判定結果により上記
   ２つのブロックの出力を選択するセレクタを備えたこと
   を特徴とする浮動小数点加減算器。