JPH04313238A - 半導体素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体素子、特にアナ
ログ回路等に用いられるトランジスタの構造に関するも
のである。

【０００２】

【従来の技術】集積回路におけるトランジスタは、微細
加工技術の進歩とともに、より微細化の方向に進んでい
る。トランジスタの微細化に伴い、幾つかの問題が顕在
化しているが、その中でも、ＭＯＳトランジスタのホッ
トエレクトロンによるゲート膜の劣化の問題はトランジ
スタの信頼性の上で重要である。

【０００３】ゲート長が、２μｍ以下の微細なトランジ
スタでは、通常の構造のままでは、信頼性が確保できず
、何らかの対策を施す必要があった。代表的な構造とし
ては、図２に示したような、（ａ）２重ドレイン（ＤＤ
Ｄ）や（ｂ）ライトリード−プトドレイン（ＬＤＤ）が
あった。いずれの構造も、電界の集中するチャネルの接
合部でＮ層の不純物濃度を低くして、電界を緩和するこ
とにより、ホットエレクトロンの発生を抑えている。

【０００４】ＤＤＤ構造の場合には通常のトランジスタ
と同様に、ゲートを形成した後、ソースドレインの形成
時に拡散係数の異なる不純物を二重に注入する。ＮＭＯ
Ｓトランジスタでは、まずリンを導入し、続いて、ヒ素
を導入するのが一般的である。こうすることにより、拡
散係数の大きなリンはチャネル方向へも拡散し、Ｎ−　
層を形成する。

【０００５】一方、ＬＤＤ構造では、ＮＭＯＳトランジ
スタを例にとると、ゲート形成後に、まず、リンあるい
はヒ素を比較的ドーズの低いイオン注入を行いＮ−　層
を形成する。続いて、全面にＣＶＤ酸化膜を生成し、こ
れに異方性のエッチングを施す。こうすることにより、
ゲートの側面に、ＣＶＤ酸化膜が残る。（サイドウォー
ルという）この後、ソースドレインの形成を行うと、サ
イドウォール下には、Ｎ＋　層が形成されないので、チ
ャネル部にＮ−　層が残る。このように、チャネルの接
合部分でＮ−　層と、Ｐ層との接合にすることにより、
電界を緩和できる。

【０００６】

【発明が解決しようとする課題】しかしながら、このよ
うな従来技術においてはチャネル部の接合濃度を自由に
制御することが困難であり、また所定の不純物の拡散や
注入において、アラインメントに注意する必要があり、
製造工程が複雑になるという欠点がある。

【０００７】

【課題を解決するための手段】本発明は、高信頼性を要
求されるトランジスタにおいてトランジスタの形成され
る活性領域（アクティブ領域）全体をチャネル領域より
不純物濃度の低いＮ−　層あるいはＰ層とし、その後電
界緩和領域となるゲートを、近接して２つ形成し、その
２本のゲートの隙間を、所望のチャネル濃度にした後、
メインゲートを形成する。その後セルフアラインでソー
スドレインを形成するようにしたものである。

【０００８】

【作用】活性領域全体をＮ−　層またはチャネル領域よ
り不純物濃度の低いＰ−　層とすることによりホットキ
ャリアの発生が抑えられ、そしてチャネル領域の不純物
濃度の抑制が容易となる。

【０００９】

【実施例】図１は、本発明の第１の実施例の製造方法の
説明図である。本発明はＮＭＯＳトランジスタの場合を
例にして説明する。従来どおり、基板をＬＯＣＯＳを用
いて、フィールド酸化膜３により、活性領域（アクティ
ブ領域）と、フィールド領域に、素子分離した後、高信
頼性トランジスタを形成するアクティブ領域にＮ−　層
２１（図１ａ）を形成する。

【００１０】このＮ−　層２１、の濃度設定は重要であ
る。まず、Ｎ−　層２１を形成する場合は、この濃度が
従来のＤＤＤトランジスタや、ＬＤＤトランジスタのＮ
−　層に相当する。トランジスタの性能（応答速度）を
より重視する場合は、濃く、信頼性を重視する場合は薄
く設定する。いずれの場合も、トランジスタのチャネル
領域の（後工程で形成される）Ｐ層６の濃度と、このＮ
−　層２１の濃度差がホットキャリアの発生量を決定す
る。

【００１１】次に、ポリシリコンゲート（以後これをサ
イドゲートと呼ぶ）５をチャネル方向に近接して２つ形
成する。（図１ｂ）ここでこの２つのゲート５のゲート
長が、ＬＤＤトランジスタのサイドウォール領域に相当
する。また２つのゲートのゲート間隔が、このトランジ
スタのゲート長に相当する。

【００１２】サイドゲート５の形成後、サイドゲートの
間に所望のチャネル濃度になるように不純物を導入する
。（図１ｃ）この際１、チャネルにできたＰ層６がＮ−
　層２１を確実に分割することが重要である。チャネル
６の濃度を調整した後、この隙間にポリシリコンを再び
うめこみ、これをメインゲート７とする。（図１ｄに相
当する）この後、セルフアラインでソースドレイン８の
形成を行い（図１ｅ）その後の工程は従来の工程と同様
である。

【００１３】なお図１では、サイドゲート５と、メイン
ゲート７は、電気的に絶縁されており、別々電圧を印加
することも可能であるが、基本的には、サイドゲートと
、メインゲートは、同電位で使用することも可能であり
、同電位で使用する場合は、必ずしも、絶縁される必要
はない。

【００１４】図３は、本発明の第２の実施例の製造方法
の説明図である。本実施例では、前記第１の実施例にお
いて形成したＮ−　層２１にかえて、Ｐ−　層２２を形
成するものである。（図３ａ）このＰ−　層２２の濃度
設定は、前記Ｎ−　層２１の場合と同様重要であり、チ
ャネル領域のＰ層６の濃度よりも薄くなるように設定す
る。どこまで薄くするかについては、このＰ−　層２２
と接合を形成するソース，ドレインのＮ−　層８との濃
度差、つまり信頼性の必要に応じて決められる。

【００１５】この後の工程は第１の実施例と同様に行な
い、本発明の第２の実施例の構造を形成する。

【００１６】また、説明のためゲート材料として、ポリ
シリコンのみを示しているが、いわゆるポリサイドを使
用することも可能である。

【００１７】さらに図４に示したように、本発明は、Ｌ
ＤＤあるいはＤＤＤ構造との組みあわせも可能である。 こうすることによりさらに対ホットキャリア性に優れた
構造をとることができる。

【００１８】本発明のようなトランジスタ構造では、従
来のトランジスタと同様な性能を有しかつ高信頼性を実
現できるが、トランジスタのサイズは大きくなってしま
う。このため、メモリー等のセルトランジスタとして本
発明のような構造を使用することは、あまり有利とはい
えないが、アナログ回路で特に信頼性的にきびしい部分
（Ｖｇｓ＝１／２Ｖｄｓ近辺のバイアス条件で使用した
り、Ｖｄｓが９Ｖのように高い場合）がある場合、特定
のトランジスタについて信頼性を向上させるためには有
利である。

【００１９】

【発明の効果】以上、詳細に説明したようにトランジス
タのチャネル部の接合濃度を自由に制御できる構造とし
たので、必要な信頼性に応じたトランジスタを構成でき
る。しかも、トランジスタの実効ゲート長は、従来のト
ランジスタと変らないため、性能等は劣化しない。さら
に全工程がセルフアラインで形成できるため、アライン
メント誤差を生じない、という利点を有している。

【図面の簡単な説明】

【図１】本発明の半導体素子の第１の実施例の構造をそ
の製造ステップに従って示す図である。

【図２】従来のトランジスタの構造を示す図である。

【図３】本発明の半導体素子の第２の実施例の構造をそ
の製造ステップに従って示す図である。

【図４】本発明の他の実施例を示す図である。

【符号の説明】

１　　　　Ｐ型基板 ５　　　　第１ゲート ６　　　　Ｐ型チャネル拡散層 ２１，２２　　　　拡散層 ７　　　　第２ゲート ８　　　　ソースドレイン ３　　　　フィールド酸化膜 ４　　　　ゲート酸化膜

Claims (5)

【特許請求の範囲】
1. 【請求項１】　　半導体基板の活性領域に形成される一
   方の導電形式の層上に、チャネル方向において近接して
   設けた２個のゲートと、上記基板のこれらゲート間部分
   に上記層を完全に分離させるに充分な深さをもって形成
   される不純物領域と、このゲート間を埋めると共に上記
   ２個のゲートにまたがり形成されるメインゲートと、上
   記２個のゲートの両側に形成されるソース・ドレイン領
   域と、を含む半導体素子の構造。
2. 【請求項２】　　前記不純物領域の不純物濃度は前記一
   方の導電形式の層の不純物濃度より大である請求項１の
   構造。
3. 【請求項３】　　前記２個のゲートと前記メインゲート
   は電気的に絶縁されるごとくなった請求項２の構造。
4. 【請求項４】　　前記不純物領域は前記層の導電形式と
   同一である請求項２の構造。
5. 【請求項５】　　前記不純物領域は前記層の導電形式と
   は異なる請求項２の構造。