JPH043134B2

JPH043134B2 -

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Publication number: JPH043134B2
Application number: JP62180199A
Authority: JP
Priority date: 1986-07-21
Filing date: 1987-07-21
Publication date: 1992-01-22
Also published as: DE3769390D1; AU583739B2; JPS6340416A; US4852097A; ATE62777T1; EP0254140B1; EP0254140A1; AU7591587A

Description

【発明の詳細な説明】産業上の利用分野本発明は、データビツトクロツクのデータビツ
ト列を巡回２進符号を表す２進符号多項式により
い割算し、その剰余の形で表されるデータブロツ
クガード情報を形成してデータブロツクの終わり
に付加し、かつ受信側において受信されたデータ
ブロツクガード情報と比較する、データの直列伝
送におけるデータガード方法に関する。

伝送直列データビツト列のデータガードは情報
技術においては主にブロツクガード方法により巡
回２進符号を用いて行なう。ブロツクガード方法
における、巡回２進符号の使用は有利には、障害
のある伝送路を介して直列データビツト列伝送に
おける効果的な誤り検出に用いられる。1976年刊
行のElektronik誌の55頁から59頁目に、巡回２進
符号を用いたこのようなデータガード方法およ
び、回路技術的な実現手段が記載されている。１
つのブロツクまたは、所定の数の伝送データビツ
トに対するデータブロツクガード情報は、データ
ビツト列を表わす情報多項式を、巡回２進符号を
表わす生成多項式により除算することにより求め
られる。その際に得られた剰余値はデータブロツ
クガード情報として送信側において直列データビ
ツト列に付加され伝送される。受信側において、
供給されたデータビツト例から再び、公知のデー
タブロツクガード方法を用いてブロツクガード情
報が求められ、送信側において発生され伝送され
るデータブロツクガード情報と比較される。デー
タビツト列が誤りなしに伝送された場合にはデー
タブロツクガード情報は相互に一致しまた伝送に
誤りのある場合には比較的結果を用いて誤りの存
在が検出され誤りの形態例えば単一誤り、二重誤
り、複合誤り等が推測される。データブロツクガ
ード情報は、複数の縦続して接続されているレジ
スタから成る符号器で発生される。各レジスタに
多項式の次数が上昇順序で２進符号に相応して割
当てられこのようにして各レジスタが２進符号多
項式の１つの項を表わすようにされている。２進
符号多項式の項を表わすレジスタの後にそれぞれ
１つの２進除算素子−回路技術的には排他OR回
路または半加算器により実現される−が挿入接続
される。論理結合素子の１つの入力側と出力側と
がそれぞれ、前置接続されたレジスタの出力側ま
たは、後置接続されたレジスタの入力側と接続さ
れている。多項式の最高の次数を有するレジスタ
の出力側は別の１つの除算素子の入力側と接続さ
れている。この除算素子の第２の入力側に、ガー
ドすべきデータビツト列が供給されている。この
除算素子の出力側はすべての、除算素子のそれぞ
れ第２の入力側と、多項式の最低の次数を有する
レジスタの入力側とに接続されている。レジスタ
のクロツク制御はデータビツト列のビツトクロツ
ク信号により行われる。この方法は有利には、複
数のデイスクリートな回路から構成された符号器
または、マスクプログラマブルな集積回路−いわ
ゆる“ユーザ固有の”回路に設けられている符号
器で実現される。より低い伝送速度の場合にはコ
ンピユータ制御符号器も使用される。通信技術に
おいて増加する一方である、最短時間で伝送すべ
きデータ量のために伝送速度も常により高くなる
ことが必要でありそれ故に出力負荷の大きなデイ
スクリートな回路技術が必要となりまた、マスク
プログラマブルな集積回路の中に設けることと、
コンピユータ制御符号器の中に実現することとは
もはや不可能である。

発明が解決しようとする問題点本発明の課題は、デイスクリートな回路の使用
の際に不可避な損失出力を低減しまた、マスクプ
ログラマブルな集積回路またはコンピユータ制御
符号器において実現することを可能にする、符号
器に対するデータブロツクガード情報形成方法を
提供することにある。

問題点を解決するための手段上記問題は、冒頭に述べた方法から出発して特
許請求の範囲第１項記載の特徴部分に記載の構成
により解決される。

発明の効果本発明の効果は、同一の数学的法則と回路素子
を保持しながら、ブロツクガード情報形成に用い
られる処理クロツクを、複数のデータビツト情報
と、複数の並列なレジスタ連鎖接続体に設けられ
ているレジスタの最高の次数を有するレジスタの
出力側に現れる情報とを並列処理することによつ
て低減することにある。レジスタ連鎖接続体の数
と、個々のレジスタ連鎖接続体へのレジスタの割
当ておよび、個々のレジスタへの、多項式の次数
の割当とは所望の処理クロツク低減度のみにより
決められる。最大の処理クロツク低減度は、特許
請求の範囲第２項記載の構成により、所望の数の
レジスタ連鎖接続体に対して、レジスタ連鎖接続
体毎の、縦続接続レジスタの数が等しくまたレジ
スタ連鎖接続体の数が２進符号多項式の次数Ｇの
整数部分に相応しまた多項式の次数が個々に巡回
的にレジスタ連鎖体に割当てられる場合のみに得
ることができる。このようなレジスタ連鎖接続体
の配置においてはレジスタ連鎖接続体の数ｋは、
直例に直列−並列変換装置に書込まれるデータビ
ツトの数ｋに相応する。また、レジスタ連鎖接続
体の数ｋは、最高の次数を有するレジスタ出力側
の数と一致し、レジスタ連鎖接続体出力側と同一
数である。

本発明の有利な１つの実施例は、特許請求の範
囲第３項または第４項に記載されており、この実
施例は特許請求の範囲第２項記載のレジスタ連鎖
接続体を前提としている。レジスタ連鎖接続体へ
のレジスタの割当てを均一でなく選択して例え
ば、前もつて与えられた処理速度を得ようとする
場合には、特許請求の範囲第４項記載の、論理結
合情報形成規則が一般には、１つのレジスタ連鎖
接続体のそれぞれ２つのレジスタの間で成立つが
しかしながらレジスタ連鎖接続体出力側からの情
報の代わりに最高の、多項式の次数を表わすレジ
スタの出力側の情報が使用される。

特許請求の範囲第５項記載の本発明の別の１つ
の有利な実施例においては送信側の符号器に、デ
ータビツト列のデータビツトクロツク信号に制御
されてレジスタ連鎖接続体の出力側から情報を巡
回的に取出すマルチプレクサ装置が設けられてお
り、このようにして除算剰余がビツト毎にレジス
タ連鎖接続体から読出されかつマルチプレクサ装
置の出力側からデータブロツクガード情報が直列
に取出される。このマルチプレクサ装置はデータ
ブロツクガード情報の直列−並列変換の他に、デ
ータブロツクガード情報の種々のビツトクロツク
信号速度の変換も行なう。

特許請求の範囲第６項または第７項記載の、２
つのデータブロツクガード情報の比較方法による
別の１つの有利な実施例においては通常は比較結
果の品質が異なる。特許請求の範囲第６項記載の
方法においては比較結果は１つの伝送データビツ
ト列の誤りの形態と数に関する詳細な情報を有す
るので比較装置において、ブロツクガード情報の
詳細な検査のために回路技術コストが大きい。特
許請求の範囲第７項記載の方法においては、デー
タビツト列が誤りなしにまたは誤りを伴なつて伝
送されることのみを表示する情報が形成される。
主に伝送誤り発生の場合にデータビツト列を繰返
し伝送しなければならないので伝送誤りの形態お
よび頻度についての詳細な情報は必要ではない。
この実施例が有利な理由は、データブロツクガー
ド情報形成に使用される構成素子を、送信側およ
び受信側に形成されたデータブロツクガード情報
の比較にも使用することができ、回路技術的に簡
単に実現できる評価回路を用いて比較結果を評価
し伝送品質に関する情報を供給することができる
ことにある。

実施例次に本発明を実施例に基づいて詳しく説明す
る。

本実施例においては２進符号多項式を使用し
て、ローカル通信網に対するリング線路アクセス
制御装置における伝送ビツト列に対するデータブ
ロツクガード情報を形成する。この２進符号多項
式の定義はANSI／IEEE802.5−Standardに記載
されておりＧ（Ｘ）＝X³²＋X²⁶＋X²³＋X²²＋X¹⁶＋X¹²＋X¹¹
＋X¹⁰＋X⁸＋X⁷＋X⁵＋X⁴＋X³＋Ｘ＋１である。

この２進符号多項式の次数は32であり15の項を
有する。各項は係数が１である。必要なレジスタ
数は公知の方法と同様に２進符号多項式の次数に
依存し、したがつて本実施例においては32のレジ
スタが設けられている。また、本実施例において
はデータガード情報形成装置の処理速度は、ビツ
ト列のビツトクロツク速度の約1/2に相当するこ
とと前提している。このためにレジスタを、それ
ぞれ同一数のレジスタから成る２つのレジスタ連
鎖接続体に分割する。

図において、それぞれが16の直列接続されたレ
ジスタＲから成るレジスタ連鎖接続体RK１，
RK２と、直列−並列変換装置SPUと、論理結合
情報形成装置EBVと、２つのマルチプレクサ装
置MUX１およびMUX２と、送信および受信側
で発生されたデータブロツクガード情報を評価す
る評価装置AEとが示されている。

レジスタ連鎖接続体RK１，RK２のそれぞれ
のレジスタＲは２進符号多項式の所定の次数を有
する１つの項に対応し、その際それぞれのレジス
タ連鎖接続体RK１，RK２の多項式次数は順序
ｎ、ｎ＋ｋ、ｎ＋2k、＋…＋、ｎ＋（Ｇ÷（ｋ−
１））ｋ（ただしｋ＝２（２つの連鎖接続体）、ｎ＝
それぞれのレジスタ連鎖接続体RK１，RK２に
割当てられているレジスタ連鎖接続体番号、即ち
これらの実施例では１または２）に従つて分配さ
れる。レジスタＲが２進符号多項式の項を表して
いるとき、またはレジスタＲの後でレジスタ連鎖
接続体RK１，RK２において欠けているレジス
タが２進符号多項式の項を表しているとき、当該
レジスタＲの後に１つの論理結合素子Ｖが挿入接
続される。これらの論理結合素子Ｖの入力側はそ
れぞれ、先行するレジスタＲの出力側と接続さ
れ、論理結合素子Ｖの出力側は、後続するレジス
タＲの入力側と接続される。すべてのレジスタＲ
はデータガード情報形成装置EBVの処理クロツ
ク信号VTでクロツク制御される。このためにす
べてのレジスタＲのクロツク入力側に処理クロツ
ク信号VTが供給される。処理クロツク信号VT
はデータビツト列Ｄのデータビツトクロツク信号
DTから、図示されていない装置を使用して導出
することもできまた、同様に図示されていない別
個のクロツク装置により発生させることもでき
る。

ガードすべきデータビツト列Ｄはレジスタ
RSP２の入力側に供給されデータビツト列のデ
ータビツトクロツク信号DTによりクロツク制御
されてこのレジスタRSP２および後置レジスタ
RSP１に書込まれ記憶される。２つのレジスタ
RSP１およびRSP２は直列−並列変換装置SPU
を構成する。２つのレジスタRSP１およびRSP
２の出力側はそれぞれ、別の２つのレジスタRV
１およびRV２の入力側と接続されている。これ
らの２つのレジスタRV１，RV２により、直列
−並列変換装置SPUに記憶されたデータビツト
情報は処理ビツトクロツク信号VTによりクロツ
ク制御されて読出され、２つの論理結合素子Ｖ
１，Ｖ２のそれぞれの１つの入力側に供給され
る。第１の論理結合素子Ｖ１の第２の入力側はレ
ジスタ連鎖接続体２の出力側RKA２と接続され
第２の論理結合素子Ｖ２の第２の入力側はレジス
タ連鎖接続体RK１の出力側RKA１と接続され
る。第１の論理結合素子Ｖ１でデータビツト列Ｄ
の、初めに書込まれたデータビツトの情報はレジ
スタ連鎖接続体RK２の出力側RKA２の情報と、
２進符号的排他的OR演算により結合される。こ
のようにして求められた最初の論理情報VI１は
レジスタ連鎖接続体RK１，RK２における、先
行するレジスタＲが２進符号多項式の１つの項に
対応する論理素子Ｖに供給される。第２の論理結
合素子Ｖ２で同様に、第１のレジスタRSP２に
書込まれたデータビツトとレジスタ連鎖接続体出
力側RKA１の情報との結合が−レジスタ連鎖接
続体RKA１は第２の論理結合素子Ｖ２の第２の
入力側と接続されている−２進符号排他OR演算
により行われこの論理結合情報は、それぞれのレ
ジスタ連鎖接続体RK１，RK２において欠けて
いる、２進符号多項式の項が係数“１”を有する
項に対応している論理結合素子Ｖの第２入力側に
供給される。このようにして求められた論理情報
VI１，VI２は、双方の論理結合素子Ｖ１，Ｖ２
のそれぞれの出力側から第３の論理結合素子Ｖ３
の１つの入力側に供給される。第３の論理結合素
子Ｖ３が有する排他的OR演算により第３の結合
情報VI３が形成され、この第３の結合情報VI３
は、先行するレジスタＲも、それぞれのレジスタ
連鎖接続体RK１，RK２において欠けている項
もそれぞれ、２進符号多項式の係数“１”を有す
る項に対応している、レジスタ連鎖接続体RK
１，RK２の論理結合素子に供給される。これら
の３つの結合情報VI１，VI２，VI３は、対応し
て設けられている線路を介してそれぞれ、３つの
２進符号AND回路US１，US２，US３の１つの
入力側に供給される。AND回路US１，US２，
US３のそれぞれの第２の入力側は相互に接続さ
れまた論理結合情報を形成する装置EBVの制御
入力側St１に接続されている。この制御入力側St
１を介して、２進符号情報を相応に供給して３つ
の論理結合情報VI１，VI２，VI３の、AND回
路US１，US２，US３の出力側または論理結合
情報形成装置EBVの出力側Ａ，ＢおよびＣへの
供給を遮断することができる。これは例えば、レ
ジスタ連鎖接続体RK１，RK２からのデータブ
ロツクガード情報BSIの読出しの間に必要であ
る。論理結合情報形成装置EBVの出力側Ａは、
図示されていない線路を介して２つのレジスタ連
鎖接続体RK１，RK２の論理結合素子Ｖの、Ａ
により示されているそれぞれ第２の入力側と接続
されている。同様に論理結合情報形成装置EBV
の出力側ＢまたはＣはそれぞれＢまたはＣにより
示されている、２つのレジスタ連鎖接続体RK
１，RK２の論理素子Ｖの第２入力側と接続され
ている。

また、レジスタ連鎖接続体RK１，RK２の双
方の出力側RKA１，RKA２は、第１のマルチプ
レクス装置MUX１のそれぞれ１つの入力側と接
続されているかまたは２つの２進符号NAND回
路NS１，NS２のそれぞれ１つの入力側と接続さ
れている。これらのNAND回路NS１，NS２の
それぞれ第２の入力側はNOT回路IS１の１つの
出力側または入力側と接続されている。２進符号
NOT回路IS１の入力側は同時にデータビツト列
Ｄのデータビツトクロツク信号DTに対する入力
側である。NAND回路NS１，NS２の双方の出
力側は、第３のNAND回路NS３のそれぞれ１つ
の入力側と接続されている。これらの３つの
NAND回路およびNOT回路IS１は第１のマルチ
プレクス装置MUX１を形成しこの第１のマルチ
プレクス装置MUX１によりデータブロツクガー
ド情報BSIはデータビツト列Ｄのデータビツトク
ロツク信号DTにクロツク制御されて巡回的に双
方のレジスタ連鎖接続体RK１，RK２から読出
されマルチプレクス装置MUX１の出力側すなわ
ちNAND回路NS３の出力側は別の１つマルチプ
レクス装置MUX２の入力側に供給される。この
第２のマルチプレクス装置MUX２は同様に３つ
のNAND回路NS４，NS５，NS６とNOT回路
IS２とを有し、回路構成の点でマルチプレクス装
置MUX１にしたがつて構成されている。このマ
ルチプレクス装置MUX２の第２の入力側に、相
応に設けられた線路を経てデータビツト列Ｄが供
給される。相応する制御情報を、NOT回路IS２
と接続されている制御入力側St２に供給すること
により、ガードすべきデータビツト列Ｄの供給終
了後に第２のマルチプレクス装置MUX２により
データブロツクガード情報BSIはこのマルチプレ
クス装置MUX２の出力側Ａ２に供給される。こ
れまで説明したすべての構成素子および、図示さ
れていない制御装置は一緒に送信側における符号
器を構成する。この制御装置の課題は、マルチプ
レクス装置MUX１，MUX２および、論理結合
情報形成装置EBVを、所定の数を有するガード
すべきデータビツト列Ｄの伝送時の間にデータブ
ロツクガード情報BSIが双方のレジスタ連鎖接続
体RK１，RK２と論理結合情報形成装置EBVと
により形成され、そしてこのようにして求められ
たデータブロツクガード情報BSIがマルチプレク
ス装置MUX１，MUX２により正確な時間にデ
ータビツト列Ｄに付加されるかまたは伝送される
ように制御することにある。

受信側の符号器でデータブロツクガード情報
BSIは、送信側の符号器におけるのと同様な方法
で求められ、このために双方のレジスタ連鎖接続
体RK１，RK２および論理結合情報形成装置
EBVおよび直列−並列変換装置等の構成素子が
−これらは同様に配設されている−必要となる。
また、受信側の符号器の課題は、受信側で形成さ
れたデータブロツクガード情報BSIと、送信側で
形成され伝送されたデータブロツクガード情報
BSIとを比較しそして双方のデータブロツクガー
ド情報が異なる場合には、相応する情報を形成す
ることにある。このために、受信側の符号器で形
成され双方のレジスタ連鎖接続体RK１，RK２
に記憶されたデータブロツクガード情報BSIを本
発明の方法により２進で除算する。この２進除算
の剰余は、データビツト列Ｄが誤りなく伝送され
た場合には２進値零を有ししたがつて双方のレジ
スタ連鎖接続体RK１，RK２のすべてのレジス
タＲのすべての出力側から、２進値零を表わす情
報が取出される。すべてのレジスタの出力側は評
価装置AEの入力側EA１ないしEA３２と接続さ
れている。この評価装置AEで、複数の２進の
ANDおよびNAND回素のカスケード接続により
レジスタＲのすべての出力側から、２進値零を表
わす情報が取出されるかどうかを検出する。評価
装置AEのすべての入力側EA１ないしEA３２に、
２進値零を表わす情報が供給される場合には出力
評価装置AEの出力側AAから、供給されたデー
タビツト列Ｄの誤りの無い伝送を表わす情報が取
出される。双方のデータブロツクガード情報BSI
の除算から、２進値零に等しくない剰余値が得ら
れる場合には評価装置AEの出力側AAから、供
給されたデータビツト列Ｄの、誤りのある伝送を
表わす情報が取出される。双方のデータブロツク
ガード情報BSIの比較に関するこの方法は、僅か
な付加回路で実現することができる、何故ならば
双方のデータブロツクガード情報BSIの比較はデ
ータブロツクガード情報の形成と同様な方法で行
ない引続いて簡単な２進回路を用いて双方のデー
タブロツクガード情報BSIの除算の剰余の評価を
行うからである。１つのデータビツト列Ｄの伝送
の間の１つまたは複数の誤りが発生した場合には
このデータビツト列を繰返し伝送しなければなら
ないので伝送誤りの形態および頻度の検査は行う
必要がない。勿論、この比較は代わりに、図示さ
れていない、実質的により複雑な構成の比較装置
で行うこともできる。

すべてのレジスタＲを、１つの任意のデータビ
ツト列Ｄに対するデータブロツクガード情報BSI
の各形成の前に所定の動作状態に（レジスタＲの
すべての出力側から、２進値１の状態を表わす情
報が取出される）にするために各レジスタＲの前
に２進NAND回路−図示せず−が設けられる。
このNAND回路の入力側はそれぞれ、先行する
レジスタＲの出力側または、先行する論理結合素
子Ｖの出力側と接続されている。NAND回路の
出力側はそれぞれのレジスタＲの入力側と接続さ
れている。それぞれすべてのNAND回路の第２
の入力側は相互に接続されまた制御装置と接続さ
れている。２進値１に相応する情報を正確な時間
に供給することによりNAND回路の出力側およ
びレジスタＲの出力側は別のデータブロツクガー
ド情報BSIの形成前に所定の出発状態に切替えら
れる。すべてのレジスタＲはフリツプフロツプ回
路により実現できる。

すべての前述の構成素子はデイスクリート回路
技術によつてもマスクプログラマブルな集積回路
によつてもプログラム制御計算装置によつても実
現することができる。

【図面の簡単な説明】

第１図は本発明の方法を実施する回路のブロツ
ク回路図である。 AA……評価装置の出力側、Ａ，Ｂ，Ｃ……出
力側、AE……評価装置、BSI……データブロツ
クガード情報、Ｄ……データビツト列、DT……
データビツトクロツク信号、EBV……論理結合
情報形成装置、IS１，IS２……NOT回路、
MUX１，MUX２……マルチプレクス装置、Ｒ
……レジスタ、RK１，RK２……レジスタ連鎖
接続体、RSP１，RSP２……レジスタ、RV１，
RV２……レジスタ、SPU……直列−並列変換装
置、ST１，ST２……制御入力側、VI１，VI２，
VI３……論理結合情報、Ｖ……論理結合素子、
Ｖ１，Ｖ２，Ｖ３……論理結合素子、VT……処
理クロツク信号、NS１，NS２，NS３……
NAND回路、NS４，NS５，NS６……NAND
回路。

Claims

【特許請求の範囲】１データビツトクロツクのデータビツト列を表
す情報多項式を巡回２進符号を表す２進符号多項
式により割算し、その剰余の形で表されるデータ
ブロツクガード情報BSIを形成して、送信側にお
いてデータブロツクＤの終わりに付加し、かつ受
信側において受信されたブロツクガード情報と比
較する、データの直列伝送におけるデータガード
方法において、送信符号器に設けられる前記２進符号多項式の
項を表すレジスタがＫ個の並列接続されたレジス
タ連鎖接続体に割当てられており、前記Ｋの数は
少なくとも前記データビツト列Ｄのビツトクロツ
クDTの、前記符号器の処理クロツクVTに対す
る比の値に選ばれており、前記Ｋ＝２の場合各レジスタ連鎖接続体へレジ
スタＲが前記２進符号多項式の次数１からＧへの
上昇順序に相応して交互に割当てられ、またＫ＞
２の場合レジスタＲが個々にまたは少なくとも部
分的に群として前記レジスタ連鎖接続体に割当て
られており、レジスタ連鎖接続体RK１，RK２
中の１つのレジスタＲが２進符号多項式の１つの
項に対応する場合このレジスタの後に論理結合素
子Ｖが挿入されており、かつレジスタ連鎖接続体
RK１，RK２の中の欠けているレジスタが２進
符号多項式の１つの項に対応する場合当該個所に
論理結合素子Ｖが挿入されており、前記レジスタ連続接続体の入力側と各レジスタ
連鎖接続体の最高次数を有する出力側RKA１，
RKA２とが論理結合情報形成装置EBVに接続さ
れており、直列データビツト列Ｄのデータビツトを直列に
ビツトクロツク信号DT速度で直列並列変換器
SPUに書込み、データブロツクガード情報形成
のために使用されるデータビツトクロツク周波数
より低減された周波数を有する処理クロツクVT
にてデータビツトを前記直列並列変換器から読出
して論理結合情報形成装置EBVに供給し、該論
理結合情報形成装置EBVにおいて論理結合情報
Ａ，Ｂ，Ｃを、前記直列並列変換器SPUの出力
信号および前記レジスタ連鎖接続体RKA１，
RKA２の出力信号を用いて、２進符号多項式の
存在する項または欠けている項に対応する、レジ
スタ連鎖接続体RKのレジスタにおけるまたはレ
ジスタの前の２進符号多項式の項の数および位置
に依存して１処理クロツクVT内で形成し、かつ
該論理結合情報Ａ，Ｂ，Ｃをレジスタ連鎖接続体
中の前記論理結合素子Ｖと前記レジスタ連鎖接続
体の入力側とに供給することを特徴とする巡回２
進符号を用いてのデータブロツクガード情報の形
成による直列データビツト列伝送におけるデータ
ガード方法。２レジスタ連鎖接続体RK１，RK２毎の縦続
接続されたレジスタＲの数を等しく選択しまたレ
ジスタ連鎖接続体RK１，RK２の数Ｋが２進符
号多項式の次数Ｇの整数部分に相応し、また多項
式の次数を個々に交互にレジスタ連鎖接続体RK
１，RK２に割当てるようにした特許請求の範囲
第１項記載の直列データビツト列伝送におけるデ
ータガード方法。３同一の数のレジスタＲを有し２進符号多項式
の次数Ｇの整数の部分数に相応する数Ｋのレジス
タ連鎖接続体RK１，RK２においてレジスタ連
鎖接続体毎の、多項式の次数をｎ、ｎ＋ｋ、ｎ＋
2k…＋ｎ＋（Ｇ÷（ｋ−１））ｋの順序にしたがつ
て割当てた特許請求の範囲第１項または第２項記
載の直列データビツト列伝送におけるデータガー
ド方法。４ブロツクガード情報形成装置EBVにおいて、
２進符号多項式のそれぞれ２つのレジスタに対応
する項のうち第１の方に１を表す項が存在する場
合または１つのレジスタ連鎖接続体のそれぞれ２
つのレジスタの間に２進符号多項式の項が２ない
しｋ個存在しない場合に、前記レジスタ連鎖接続
体の先行するレジスタと１を表わす項の発生との
間の、第１の項と存在しない項との数ｍにより決
められる個所において、１ないしｋ個の可能なデ
ータビツトのうちの第ｍ番目のデータビツトの情
報を、１ないしｋ個の可能なレジスタ連鎖接続体
のうちの第ｍ番目のレジスタ連鎖接続体の出力情
報により２進除算し、かつこのようにして求めら
れた論理結合情報を、論理結合情報形成装置の、
１を有する項の位置を表す、その都度１つの出力
側および、前記１を有する項が現れた後にそれぞ
れ続く論理結合素子を介してレジスタ連鎖接続体
に供給し、第１の２進符号多項式項と、２ないしｋ個の存
在しない２進符号多項式との間にｎ＞２の１を有
する項が存在する場合に２つの項の間またはレジ
スタ連鎖接続体の２つのレジスタの間において初
めて２つの相応に形成された論理結合情報を項毎
にそれらの存在順序にしたがつて２進除算し、こ
の除算結果を、別の相応して形成された論理情報
と、別の項が存在する場合に順次にそれらの存在
順序にしたがつて２進結合し、このようにして形成された、複数の存在しない
中間項に対する論理結合情報をそれぞれ、１つの
項の形を表す、論理情報形成装置の１つの出力側
を介して、相応する論理結合素子に供給するよう
にした特許請求の範囲第２項または第３項記載の
直列データビツト列伝送におけるデータガード方
法。５送信側の符号器で、データビツト列Ｄのデー
タビツトクロツクDTでレジスタ連鎖接続体RK
１，RK２の出力側から信号を交互に取出すマル
チプレクス装置MUX１により除算剰余をレジス
タ連鎖接続体RK１，RK２から読出し、そして
直列データブロツクガード情報BSIを第２のマル
チプレクス装置MUX２を用いてデータブロツク
情報の終わりに付加するようにした特許請求の範
囲第２項ないし第４項のいずれか１項に記載の直
列データビツト列伝送におけるデータガード方
法。６送信側において形成されて伝送された情報
と、受信側で形成されたデータブロツクガード情
報BSIを受信側の符号器でコンパレータに供給し
て比較し、誤りのないまたは単一誤りを有するまたは多重
誤りを有するまたは集合した誤りを有する伝送デ
ータビツト列を表す比較結果から、伝送品質に相
応する情報を形成し前記コンパレータの出力側か
ら取出すようにした特許請求の範囲第１項ないし第６項の
いずれか１項に記載の直列データビツト列伝送に
おけるデータガード方法。７受信側の符号器で、受信側で形成されレジス
タ連鎖接続体RK１，RK２に記憶されたデータ
ブロツクガード情報BSIを、送信側で形成され伝
送されるデータブロツクガード情報BSIにより２
進除算し、レジスタ出力側（Ｒ１ないしＲ３２）
から取出された除算剰余情報を評価装置AEに供
給し、前記評価装置ですべてのレジスタ（Ｒ１ないし
Ｒ３２）の出力側の情報を、２進値０を表す情報
の存在に関して評価し、すべてのレジスタ出力側において２進値０の情
報が存在する場合には、誤りのないデータビツト
列の伝送を表示する情報を、レジスタ出力側から
異なる２進情報が取出された場合には、誤りのあ
るデータビツト列伝送を表す情報を形成し、前記
評価装置AEの出力側AAに供給するようにした特許請求の範囲第１項ないし第６項の
いずれか１項に記載の直列データビツト列伝送に
おけるデータガード方法。８１つの２進除算を表す論理素子Ｖと２進除算
素子（Ｖ１ないしＶ３）を論理結合情報形成装置
EBVにおいて２進排他OR機能により実現するよ
うにした特許請求の範囲第２項ないし第７項のい
ずれか１項に記載の直列データビツト列伝送にお
けるデータガード方法。