JPH04313899A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置、さら
にはそれの製品出荷前に行われるスクリーニングの効率
向上を図るための技術に関し、例えばスタティック・ラ
ンダム・アクセス・メモリ（ＳＲＡＭ）に適用して有効
な技術に関する。

【０００２】

【従来の技術】半導体記憶装置の出荷前検査において初
期不良排除のために通常動作時よりも過酷な動作環境を
形成するバーンイン（Ｂｕｒｎ　　Ｉｎ）は、半導体記
憶装置の記憶容量の増大により長時間を要する傾向にあ
る。これは、記憶容量が大きくなればなるほど、単位時
間あたりの任意番地の選択時間が減少され、スクリーニ
ング効果が減少されるからである。現在では、このスク
リーニング効果を向上させるために、バーンイン時の電
源印加電圧を高くすることや、バーンイン装置の動作周
波数を上げることがなされている。

【０００３】尚、半導体集積回路スクリーニング技術に
ついて記載された文献の例としては、昭和５９年１１月
３０日に株式会社オーム社より発行されたＬＳＩハンド
ブックがある。

【０００４】

【発明が解決しようとする課題】しかしながら、上記の
ようにバーンイン時の電源印加電圧を高くすることは半
導体集積回路の微細化に伴う素子の許容電圧の低下から
、また上記のようにバーンイン装置の動作周波数を上げ
ることは一度に数百個単位でバーンインされるため負荷
容量が大きくなることから、それぞれ限界のあることが
本発明者によって見いだされた。特に、アドレス変化タ
イミングを基準に内部が同期動作される方式を採用する
半導体記憶装置においては、当該方式を採用しないもの
に比してワード選択時間がさらに短くなるために、スク
リーニングの効率低下が顕著とされる。また、スクリー
ニング効率を改善するため、バーンイン装置のボードに
発振器を設け、その発振出力を、半導体記憶装置にその
アドレスとして入力する方式が考えられる。しかしなが
らバーンイン装置のボードには、同時にバーンインする
ために通常数十個の半導体記憶装置が搭載され、それに
よって発振器出力の負荷容量が増大されるため、最小動
作タイミングはせいぜい０．５μｓｅｃ程度で、それ以
下にするのは非常に困難であるため十分なスクリーニン
グ効率向上を望めないのが現状である。

【０００５】本発明の目的は、半導体記憶装置のスクリ
ーニングの効率を飛躍的に向上させ得る技術を提供する
ことにある。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】すなわち、外部からのバーンイン開始指示
を検出するバーンイン検出回路と、このバーンイン検出
回路の検出結果に基づいて、バーンイン時に上記アドレ
ス外部端子から与えられるアドレスに拘らずその変化速
度よりも速い速度でアドレススキャンを開始するバーン
インアドレススキャン回路とを含んで半導体記憶装置を
形成するものである。上記バーンイン時おいて上記バー
ンインアドレススキャン回路の出力を有効なものとする
ため、上記バーンイン検出回路の検出結果に基づいて、
上記アドレス外部端子から入力されるアドレス信号と、
上記バーンインアドレススキャン回路の出力信号とを択
一的に上記アドレスデコーダに伝達するための選択回路
を設けることができる。そしてスクリーニングを最も効
率よく行うため、上記バーンインアドレススキャン回路
が含まれる半導体記憶装置において許容され得る最大ア
ドレス変化速度にほぼ等しくなるようにアドレススキャ
ン速度を設定することができる。さらに具体的な態様で
は、上記バーンイン検出回路は、電源電圧レベルと、電
源電圧供給用の外部端子を除く所定の外部端子に与えら
れる電圧レベルとを比較する電圧レベル比較回路を含み
、その電圧レベル比較結果に基づいてバーンイン検出出
力信号をアサートするように構成することができるし、
また、上記バーンインアドレススキャン回路は、出力論
理反転形の複数の論理ゲートをリング状に結合して成る
リングオシレータと、このリングオシレータの出力を計
数するカウンタとを含んで構成することができる。

【０００９】

【作用】上記した手段によれば、上記バーンインアドレ
ススキャン回路は、上記バーンイン検出回路の検出結果
に基づいて、バーンイン時に上記アドレス外部端子から
与えられるアドレスに拘らずその変化速度よりも速い速
度でアドレススキャンを開始し、このことが、上記アド
レス外部端子から入力されるアドレス信号の変化に依存
する場合に比して半導体集積回路内の各部のスイッチン
グ回数及びスイッチング電流を増大させ、バーンインに
よるスクリーニング効率を飛躍的に向上させるように作
用する。

【００１０】

【実施例】図１には、本発明の一実施例に係るＳＲＡＭ
が示される。

【００１１】図１に示されるＳＲＡＭは、特に制限され
ないが、公知の半導体集積回路製造技術により、シリコ
ンなどの一つの半導体基板に形成される。

【００１２】図１において１は、情報の蓄積を可能とす
るメモリセルアレイであり、このメモリセルアレイ１は
、複数のワード線ＷＬと複数のデータ線ＤＬとがマトリ
クス状に配置され、それに、情報をスタティックに保持
するための複数のメモリセル９が結合されて成る。

【００１３】ＴＸは複数のＸ系アドレス外部端子であり
、このアドレス外部端子ＴＸを介してＸアドレス（ロウ
アドレス）Ｘ０乃至Ｘｎ（ｎは正の整数）の取り込みが
可能とされる。この複数のアドレス外部端子ＴＸにはＸ
系のアドレスバッファ（Ａｄｄ）２−１乃至２−ｎが結
合され、上記Ｘアドレスはこのアドレスバッファ２−１
乃至２−ｎを介して、その後段に配置されたＸデコーダ
４に伝達可能とされる。Ｘデコーダ４は、入力されたＸ
アドレスをデコードする機能を有し、そのデコード出力
は、図示されないワードドライバに入力され、このワー
ドドライバの出力によって上記メモリセル１における所
望のワード線ＷＬが選択レベルに駆動されるようになっ
ている。

【００１４】ＴＹは複数のＹ系アドレス外部端子であり
、このアドレス外部端子ＴＹを介してＹアドレス（カラ
ムアドレス）Ｙ０乃至Ｙｎ（ｎは正の整数）の取り込み
が可能とされる。この複数のアドレス外部端子ＴＹには
Ｙ系のアドレスバッファ３−１乃至３−ｎが結合され、
上記Ｙアドレスはこのアドレスバッファ３−１乃至３−
ｎを介して、その後段に配置されたＹデコーダ５に伝達
可能とされる。Ｙデコーダ５は、入力されたＹアドレス
をデコードする機能を有し、そのデコード出力は、後段
に配置された図示しないカラム選択スイッチに入力され
、このカラム選択スイッチによって上記メモリセルアレ
イ１における所望のデータ線ＤＬが、図示されないコモ
ンデータ線に選択的に結合され、それによって、上記メ
モリアレイセル１における所望のメモリセル９へのデー
タの書き込み若しくは当該メモリセル９からのデータの
読出しが可能とされる。コモンデータ線は、図示されな
いデータ入出力回路を介してデータ入出力用の外部端子
に結合される。

【００１５】７は検出回路であり、この検出回路７は、
特に制限されないが、当該実施例装置を載置すると共に
当該実施例装置に電源電圧や、上記チップイネーブル信
号ＣＥ＊，ライトイネーブル信号ＷＥ＊などの所定の制
御信号を供給して当該実施例装置のバーンインを可能と
するバーンイン装置などから発せられるバーンイン開始
指示を検出する機能を有する。このバーンイン検出回路
７の検出結果は、特に制限されないが、上記Ｘ系のアド
レスバッファ２−１乃至２−ｎ，上記Ｙ系のアドレスバ
ッファ３−１乃至３−ｎや、後述するバーンインアドレ
ススキャン回路６に入力される。

【００１６】バーンインアドレススキャン回路６は、上
記バーンイン検出回路７の検出結果に基づいて、上記ア
ドレス外部端子ＴＸ，ＴＹから与えられるＸ系アドレス
信号Ｘ０乃至Ｘｎ，Ｙ系アドレス信号Ｙ０乃至Ｙｎに拘
らず、またバーンイン装置などによるそれらアドレスの
変化速度よりも速い速度でアドレススキャンを開始する
機能を有する。特に制限されないが、このバーンインア
ドレススキャン回路６によるアドレススキャンの速度は
、当該実施例装置のスクリーニングを最も効率よく行う
ため、当該実施例装置において許容され得る最大のアド
レス変化速度にほぼ等しくなるように設定される。そし
てそのような設定は、後述するリングオシレータの発振
周波数を調整することによって可能とされる。

【００１７】また、特に制限されないが、本実施例にお
けるＸ系のアドレスバッファ２−１乃至２−ｎやＹ系の
アドレスバッファ３−１乃至３−ｎには、バーンイン時
おいて上記バーンインアドレススキャン回路６の出力信
号を有効なものとするため、上記バーンイン検出回路７
の検出結果に基づいて、上記アドレス外部端子ＴＸ，Ｔ
Ｙから入力されるアドレス信号Ｘ０乃至Ｘｎ，Ｙ０乃至
Ｙｎと、上記バーンインアドレススキャン回路６の出力
信号とを択一的に上記デコーダ４，５に伝達するための
選択回路が含まれる。

【００１８】８はコントローラであり、このコントロー
ラ８は、コントロール信号入力用の外部端子ＴＣ，ＴＷ
に結合され、当該外部端子ＴＣを介して入力されるチッ
プセレクト信号ＣＳ＊（＊はローアクティブ信号を意味
する）や、外部端子ＴＹを介して入力されるライトイネ
ーブル信号ＷＥ＊に基づいて各部の制御信号を生成する
。

【００１９】図２には上記バーンイン検出回路７の構成
例が示される。

【００２０】上記バーンイン検出回路７は、電源電圧供
給用の外部端子ＴＶに加えられる電源電圧Ｖｃｃのレベ
ルと、所定の外部端子ＴＢに与えられるバーンイン開始
指示信号の電圧レベルとを比較する電圧レベル比較回路
４０、その比較結果を２値論理レベルに変換するための
インバータ４７、その出力を反転するインバータ４８を
含んで成り、このインバータ４８の論理出力がバーンイ
ン検出回路７の検出出力Ｖｅｈとされる。上記外部端子
ＴＢには、Ｎチャンネル型ＭＯＳＦＥＴ４２，４３の直
列回路が結合され、それとグランドＶｓｓとの間に、Ｐ
チャンネル型ＭＯＳＦＥＴ４４と、Ｎチャンネル型ＭＯ
ＳＦＥＴ４５，４６との直列回路が介在される。ＭＯＳ
ＦＥＴ４４，４５，４６のゲート電極は、電源電圧Ｖｄ
ｄ供給用の外部端子ＴＶに共通接続される。ＭＯＳＦＥ
Ｔ４３とＭＯＳＦＥＴ４４との直列接続箇所はノードＮ
１とされ、このノードＮ１と電源電圧Ｖｃｃ供給用の外
部端子ＴＶとの間にＮチャンネル型ＭＯＳＦＥＴ４１が
介在される。また、ＭＯＳＦＥＴ４４とＭＯＳＦＥＴ４
５との直列接続箇所はノードＮ２とされ、このノードＮ
２にインバータ４７の入力端子が結合される。上記の構
成において、外部端子ＴＶがローレベルとされるとき、
ノードＮ１のレベルは、電源電圧Ｖｃｃにほぼ等しくさ
れ、その場合には、Ｐチャンネル型ＭＯＳＦＥＴ４４が
オフ状態とされるから、ノードＮ２はローレベルとされ
、従ってインバータ４８の出力Ｖｅｈはローレベルとさ
れる。この状態は、バーンインが開始されない状態とさ
れる。他方上記の場合とは逆に、外部端子ＴＢに、電源
電圧ＶｃｃとＭＯＳＦＥＴのスレッショルド電圧Ｖｔｈ
との和（Ｖｃｃ＋Ｖｔｈ）を越えるようなハイレベル（
これを「エキストラハイ」という）が印加された場合、
ノードＮ１のレベルはＶｃｃよりも高くなり、その結果
、Ｐチャンネル型ＭＯＳＦＥＴ４４がオン状態とされ、
ノードＮ２のレベルが上昇される。そしてこのノードＮ
２のレベルが、インバータ４７の論理スレッショルドレ
ベルを越えた場合にインバータ４７の出力がローレベル
とされ、それにより後段のインバータ４８の出力Ｖｅｈ
がハイレベルにアサートされる。この状態は、バーンイ
ン開始状態とされる。

【００２１】ここで、上記所定の外部端子ＴＢは、バー
ンインの開始を指示するための信号を外部装置例えばバ
ーンイン装置から取り込むための専用の外部端子である
必要はなく、要はエキストラハイをバーンイン開始指示
信号として外部から取り込むことができれば良いから、
例えば上記コントロール信号入力用の外部端子ＴＣ，Ｔ
Ｗや、アドレス信号入力用の外部端子ＴＸ，ＴＹなど、
上記電源電圧供給用の外部端子ＴＶ以外の所望の端子を
そのまま利用することができる。すなわち、そのように
して共有された外部端子は、通常は本来の機能端子とさ
れるが、それに所定レベル（Ｖｃｃ＋Ｖｔｈ）を越える
ような電圧が印加された場合にのみ、インバータ４８の
出力Ｖｅｈがハイレベルとされ、それによってバーンイ
ン開始指示の検出を可能とする。

【００２２】図３には上記バーンインアドレススキャン
回路６の構成例が示される。

【００２３】図３に示されるように上記バーンインアド
レススキャン回路６は、特に制限されないが、出力論理
反転形の複数の論理ゲート、例えば複数のインバータ１
０をリング状に結合して成るリングオシレータ１１と、
このリングオシレータ１１の出力パルスを計数するカウ
ンタ２０とを含んで成る。

【００２４】カウンタ２０は、インバータ１２と複数の
ラッチ回路１３−１乃至１３−ｎとを結合して成る。入
力初段とされるラッチ回路１３−１のクロック入力端子
Ｃに上記インバータ１２を介して上記リングオシレータ
１１の出力パルスが入力され、そしてこのラッチ回路１
３−１の出力端子Ｑ０からの出力が次段のラッチ回路１
３−２のクロック入力端子Ｃに伝達され、このラッチ回
路１３−２の出力端子Ｑ０からの出力が後段のラッチ回
路１３−３のクロック入力端子Ｃに伝達され、そのよう
にして複数のラッチ回路１３−１乃至１３−ｎにおいて
パルス信号がシフトされる。上記複数のラッチ回路１３
−１乃至１３−ｎの制御端子Ｔには、上記バーンイン検
出回路７のの出力信号Ｖｅｈが入力され、それにより当
該信号Ｖｅｈがハイレベルにアサートされた場合にのみ
、上記のシフト動作が可能とされる。このようなカウン
タ２２０のカウント出力のビット数は、上記Ｘ系アドレ
ス信号Ｘ０乃至ＸｎとＹ系アドレス信号Ｙ０乃至Ｙｎと
の合成ビット数に等しいものとされ、それが、上記アド
レスバッファ２−１乃至２−ｎ、３−１乃至３−ｎに入
力される。例えばインバータ１２の出力、ラッチ回路１
３−１の出力、ラッチ回路１３−２の出力、ラッチ回路
１３−３の出力をそれぞれＡ０、Ａ１、Ａ２、Ａ３とす
るとき、Ａ０がアドレスバッファ２−１に入力され、Ａ
１がアドレスバッファ２−２に入力され、Ａ２がアドレ
スバッファ２−３に入力され、Ａ３がアドレスバッファ
２−４に入力される。そしてそのようなカウンタ２０の
出力がＸデコーダ４やＹデコーダ５に入力されることに
より、Ｘ系アドレス、Ｙ系アドレスのスキャンが可能と
される。上記のように、このアドレススキャンの速度は
、当該実施例装置のスクリーニングを最も効率よく行う
ため、当該実施例装置において許容され得る最大のアド
レス変化速度にほぼ等しくなるように設定されるが、そ
のような設定は、リングオシレータ１１を構成するイン
バータ１０の数を変更するなどして当該オシレータ１１
の発振周波数を調整することによって可能とされる。 バーンイン時おいて上記バーンインアドレススキャン回
路６の出力を有効なものとするため、上記バーンイン検
出回路７の検出結果に基づいて、上記アドレス外部端子
から入力されるアドレス信号と、上記バーンインアドレ
ススキャン回路６の出力信号とを択一的に上記アドレス
デコーダ４や５に伝達するための選択回路は、特に制限
されないが、すべてのアドレスバッファ２−１乃至２−
ｎ、３−１乃至３−ｎに含まれ、以下のように構成する
ことができる。

【００２５】図４にはアドレスバッファ２−１に含まれ
る選択回路５０の構成例が示される。

【００２６】図４に示されるように、選択回路５０は、
一つのインバータ３１と三つのノアゲート３２，３３，
３４とを含む。２入力ノアゲート３２の一方の入力端子
には上記カウンタ２０におけるインバータ１２の出力Ａ
０が入力され、当該ノアゲート３２の他方の入力端子に
は、上記バーンイン検出回路７の出力Ｖｅｈがインバー
タ３１を介して入力される。また、２入力ノアゲート３
３の一方の入力端子には、上記バーンイン検出回路７の
出力Ｖｅｈが入力され、当該ノアゲート３３の他方の入
力端子には、アドレス外部端子ＴＸからのＸ系アドレス
の最下位ビットＸ０が入力される。そしてこのノアゲー
ト３２，３３の出力のノア論理が、後段のノアゲート３
４においてとられ、その出力ａ０が、直接若しくは当該
アドレスバッファ２−１内の適宜の論理ゲートを介して
、後段のＸデコーダ４に伝達されるようになっている。 このような構成において、上記バーンイン検出回路７の
出力Ｖｅｈがローレベルとされる場合には、ノアゲート
３２は非活性状態、ノアゲート３３は活性状態とされる
から、アドレス外部端子ＴＸから入力アドレス信号Ｘ０
が選択され、それがこの選択回路５０の出力ａ０とされ
る。それに対して、外部からのバーンイン開始指示がな
され、それにより上記バーンイン検出回路７の出力Ｖｅ
ｈがハイレベルにアサートされた場合には、ノアゲート
３３が非活性状態、ノアゲート３２が活性状態とされる
から上記カウンタ２０の出力Ａ０が選択され、それがこ
の選択回路５０の出力ａ０とされる。以上のような動作
により、外部からのアドレス信号Ｘ０とカウンタ２０の
出力Ａ０との選択が可能とされる。尚、その他のアドレ
スバッファ回路２−２乃至２ーｎ、３−１乃至３−ｎに
含まれる選択回路も図４に示されるのと同一構成とされ
るので、その説明を省略する。

【００２７】図５には本実施例装置における主要部の動
作タイミングが示される。

【００２８】バーンイン装置などによって外部端子ＴＢ
がエキストラハイレベルとされた場合、それがバーンイ
ン検出回路７によって検出され、当該検出回路７の出力
Ｖｅｈがハイレベルにアサートされる。それにより、バ
ーンインアドレススキャン回路６においては、カウンタ
２０が動作可能状態とされ、リングオシレータ１１の出
力パルスが当該カウンタ２０によって計数される。また
、上記バーンイン検出回路７の出力Ｖｅｈがハイレベル
にアサートされることによって、アドレスバッファ２−
１乃至２−ｎ、３−１乃至３−ｎに含まれる選択回路５
０では、バーンイン装置などから転送される外部アドレ
スＸ０乃至Ｘｎ、Ｙ０乃至Ｙｎに代えて上記カウンタ２
０の出力が選択され、それがＸデコーダ４やＹデコーダ
５に伝達される。ここで、バーンインアドレススキャン
回路６からのアドレス伝達系の方が、外部アドレスＸ０
乃至Ｘｎ、Ｙ０乃至Ｙｎの伝達系よりも容量がはるかに
小さく、それだけ高域成分の減衰が少ないので、図５に
おいてバーンイン装置などから転送される外部アドレス
Ｘ０と、それに対応するカウンタ出力ａ０とが示される
ように、外部アドレスよりもカウンタ２０の出力パルス
の周波数を数倍高くでき、それによって、当該実施例装
置のバーンイン時におけるＸ系、Ｙ系のアドレスを高速
に切り換えることができる。このようにアドレスの高速
切り換えがなされることにより、当該実施例装置内の各
部のスイッチング回数が従来に比べて増大され、さらに
スイッチング電流も増大されるので、バーンインによる
スクリーニング効果を飛躍的に向上させることができる
。例えばバーンイン装置のボードに発振器を設け、その
発振出力を、半導体記憶装置にそのアドレスとして入力
する方式では、バーンイン装置のボードに数十個の半導
体記憶装置が搭載され、それによって発振器出力の負荷
容量が増大されるため、最小動作タイミングはせいぜい
０．５μｓｅｃ程度で、それ以下にするのは非常に困難
であるのに対し、本実施例装置のようにバーンイン専用
のアドレススキャン回路６を内蔵し、それによってバー
ンイン時のアドレススキャンを可能とすることにより、
さらに当該アドレススキャン回路６内のリングオシレー
タ１１の発振周波数を十分に高くすることにより、最小
動作タイミングを０．５μｓｅｃ以下とするのは極めて
容易であり、それによりスクリーニング効率を飛躍的に
向上させることができる。

【００２９】また、アドレス変化タイミングを基準に内
部が同期動作される方式を採用する半導体記憶装置にお
いては、図６に示されるように、アドレス（Ａｄｄ）の
変化に同期してＡＴＤパルスが発生され、それによって
ワード（Ｗｏｒｄ）の選択時間が規制されるため、非選
択時間においては待機状態とされ、スクリーニングに寄
与されない。しかしながら、本実施例のようにバーンイ
ンアドレススキャン回路６によってアドレススキャンを
行うことにより、アドレス変化の高速化が図れ、動作時
間を大幅に増加することができるので、スクリーニング
効率の向上を図ることができる。

【００３０】本実施例によれば以下の作用効果を得るこ
とができる。

【００３１】（１）外部からのバーンイン開始指示を検
出するバーンイン検出回路７と、このバーンイン検出回
路７の検出結果に基づいて、バーンイン時にアドレス外
部端子から与えられるアドレスに拘らずその変化速度よ
りも速い速度でアドレススキャンを開始するバーンイン
アドレススキャン回路６とを含むことにより、バーンイ
ン装置などによって外部端子ＴＢがエキストラハイレベ
ルとされた場合、それがバーンイン検出回路７によって
検出され、当該検出回路７の出力Ｖｅｈがハイレベルに
アサートされることにより、バーンイン装置などから転
送される外部アドレスＸ０乃至Ｘｎ、Ｙ０乃至Ｙｎに代
えて上記バーンインアドレススキャン回路６の出力に従
ってアドレススキャンが行われる。その場合において、
バーンインアドレススキャン回路６からのアドレス伝達
系の方が、外部アドレスＸ０乃至Ｘｎ、Ｙ０乃至Ｙｎの
伝達系よりも容量がはるかに小さく、それだけ高域成分
の減衰が少ないので、外部アドレスの変化よりも上記ア
ドレススキャンの周波数を数倍高くでき、それによって
、当該実施例装置のバーンイン時におけるＸ系、Ｙ系の
アドレスを高速に切り換えることができるので、当該実
施例装置内の各部のスイッチング回数が従来に比べて増
大され、さらにスイッチング電流も増大され、それによ
り、バーンインによるスクリーニング効果を飛躍的に向
上させることができる。

【００３２】（２）バーンイン検出回路７の検出結果に
基づいて、アドレス外部端子ＴＸやＴＹから入力される
アドレス信号と、上記バーンインアドレススキャン回路
６の出力信号とを択一的にデコーダ４、５に伝達するた
めの選択回路５０を有することにより、バーンイン時に
上記バーンインアドレススキャン回路６の出力を適確に
選択することができ、当該スキャン回路６の出力に基づ
くバーンイン時のアドレススキャンを容易に実現できる
。

【００３３】（３）バーンインアドレススキャン回路６
が含まれる半導体記憶装置で許容され得る最大アドレス
変化速度にほぼ等しくなるようにアドレススキャン速度
が設定されることにより、バーンインによるスクリーニ
ングを最も効率よく行うことができる。

【００３４】（４）上記バーンイン検出回路は、電源電
圧Ｖｃｃのレベルと、電源電圧供給用の外部端子ＴＶを
除く所望の外部端子に与えられる電圧レベルとを比較す
る電圧レベル比較回路４０を含むことにより、上記のよ
うな機能を有するバーンイン検出回路７を簡単に構成す
ることができる。

【００３５】（５）また、上記バーンインアドレススキ
ャン回路は、複数のインバータ１０をリング状に結合し
て成るリングオシレータ１１と、このリングオシレータ
１１の出力を計数するカウンタ２０とを含むことにより
、上記機能を有するバーンインアドレススキャン回路６
を簡単に構成することができる。

【００３６】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００３７】例えば、アドレス変化タイミングを基準に
内部が同期動作される方式を採用する半導体記憶装置で
は、バーンイン検出回路７の検出出力Ｖｅｈがアサート
された場合に、ワード選択のための同期クロックに回路
についてのみ、そのクロックパルスの幅をパルス幅引き
延ばし回路などの適宜の回路により引き延ばすようにす
れば、ワード選択時間を拡張することができ、それによ
り動作時間を増大することができるので、スクリーニン
グ効率がさらに向上される。

【００３８】上記実施例では、Ｘデコーダ４とＹデコー
ダ５とにバーンインアドレススキャン回路６の出力を供
給するようにしたが、Ｘデコーダ４，Ｙデコーダ５の何
れか一方２のみ上記バーンインアドレススキャン回路６
の出力を供給するようにしても良い。

【００３９】また、バーンイン検出回路７の検出出力Ｖ
ｅｈがアサートされた場合に、外部からのライトイネー
ブル信号ＷＥ＊の状態に拘らず、バーンインアドレスス
キャン回路６の出力に基づいて書き込み／読出し動作の
状態切り換えを行うようにしても良い。

【００４０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍについて説明したが、本発明はそれに限定されるもの
ではなく、ダイナミックＲＡＭ、さらには読出し専用の
ＲＯＭ（リード・オンリ・メモリ）などの半導体記憶装
置に広く適用することができる。

【００４１】本発明は、少なくとも上の蓄積を可能とす
る条件のものに適用することができる。

【００４２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４３】すなわち、バーンイン検出回路の検出結果
に基づいてバーンインアドレススキャン回路により、外
部アドレス端子から与えられるアドレスに拘らずその変
化速度よりも速い速度でアドレススキャンが開始される
ので、アドレス外部端子から入力されるアドレス信号の
変化に依存する場合に比して半導体記憶装置内の各部の
スイッチング回数及びスイッチング電流が増大され、そ
れにより当該記憶装置のバーンインによるスクリーニン
グ効率が飛躍的に向上される。

【図面の簡単な説明】

【図１】図１は本発明の一実施例であるＳＲＡＭの構成
ブロック図である。

【図２】図２は図１におけるバーンイン検出回路の詳細
な回路図である。

【図３】図３は図１におけるバーンインスキャン回路の
詳細なブロック図である。

【図４】図４は図１におけるアドレスバッファに含まれ
る選択回路の論理構成図である。

【図５】図５は上記ＳＲＡＭにおける主要部の動作タイ
ミング図である。

【図６】図６はアドレス変化に同期動作される半導体集
積回路の動作タイミング図である。

【符号の説明】

１　　メモリセルアレイ ４　　Ｘデコーダ ５　　Ｙデコーダ ６　　バーンインアドレススキャン回路７　　バーンイ
ン検出回路 ８　　コントローラ １１　　リングオシレータ ２０　　カウンタ ＴＸ　　Ｘ系アドレス外部端子 ＴＹ　　Ｙ系アドレス外部端子 ４０　　電圧レベル比較回路 ５０　　選択回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】　　情報の蓄積を可能とするメモリセルア
   レイと、このメモリセルアレイをアクセスするためのア
   ドレス信号の取り込みを可能とするアドレス外部端子と
   を含む半導体記憶装置において、外部からのバーンイン
   開始指示を検出するバーンイン検出回路と、このバーン
   イン検出回路の検出結果に基づいて、バーンイン時に上
   記アドレス外部端子から与えられるアドレスに拘らずそ
   の変化速度よりも速い速度でアドレススキャンを開始す
   るバーンインアドレススキャン回路とを含むことを特徴
   とする半導体記憶装置。
2. 【請求項２】　　上記アドレス信号をデコードするため
   のアドレスデコーダと、上記バーンイン検出回路の検出
   結果に基づいて、上記アドレス外部端子から入力される
   アドレス信号と、上記バーンインアドレススキャン回路
   の出力信号とを択一的に上記アドレスデコーダに伝達す
   るための選択回路とを含む請求項１記載の半導体記憶装
   置。
3. 【請求項３】　　上記バーンインアドレススキャン回路
   が含まれる半導体記憶装置で許容され得る最大アドレス
   変化速度にほぼ等しくなるようにアドレススキャン速度
   が設定されて成る請求項１又は２記載の半導体記憶装置
   。
4. 【請求項４】　　上記バーンイン検出回路は、電源電圧
   レベルと、電源電圧供給用の外部端子を除く所定の外部
   端子に与えられる電圧レベルとを比較する電圧レベル比
   較回路を含み、その電圧レベル比較結果に基づいてバー
   ンイン検出出力信号をアサートするように構成された請
   求項１，２又は３記載の半導体記憶装置。
5. 【請求項５】　　上記バーンインアドレススキャン回路
   は、出力論理反転形の複数の論理ゲートをリング状に結
   合して成るリングオシレータと、このリングオシレータ
   の出力を計数するカウンタとを含んで成る請求項１，２
   ，３又は４記載の半導体記憶装置。