JPH04313919A - インターリーブ・デジタイズ方法と装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は信号波形をデジタル化す
るための複数のデジタイザを用いて位相をずらしながら
デジタイズするインターリ−ブ・デジタイズ方法と装置
に関する。 【０００２】さらに具体的には、各デジタイザのデジタ
イズの位相を正確に制御して高速のデジタイズを可能と
するインターリーブ・デジタイズ方法と装置を提供せん
とするものである。 【０００３】 【従来の技術】アナログ信号をデジタイズするためのＡ
Ｄ変換器の変換速度は、高速のものは３００Ｍサンプル
／ｓｅｃ　程度のものが市販されている。しかしながら
、デジタイズの対象となる信号の高速化にともないより
高速の変換速度が要求されている。 【０００４】このような高速化を計るために、デジタイ
ザを並列接続して、各デジタイザの動作タイミングをず
らすことにより、全体のデジタル変換速度を上げるよう
にしている。このようなデジタイズ・システムをインタ
ーリーブ・デジタイズ装置という。 【０００５】図５にインターリーブ・デジタイズ装置の
第１の従来例を示している。同図において、１０はデジ
タイズの対象となるアナログ信号を印加する入力端子、
１５はバッファ・アンプであり、その出力は、たとえば
、４個のサンプル・ホールド回路ＳＨ１〜ＳＨ４に印加
されている。各サンプル・ホールド回路ＳＨ１〜ＳＨ４
の出力はデジタル変換するために、それぞれＡＤ変換器
ＡＤ１〜ＡＤ４に印加されデジタイズされて、各データ
はそれぞれデータ・アクイジション・メモリ（以下、単
にメモリという）Ｍ１〜Ｍ４に格納され、制御部１９Ｂ
からの指示で読出される。 【０００６】ここにおいて、サンプル・ホールド回路Ｓ
Ｈ１，ＡＤ変換器ＡＤ１，メモリＭ１は第１の組のデジ
タイザを構成している。同様に、サンプル・ホールド回
路ＳＨ２，ＡＤ変換器ＡＤ２，メモリＭ２は第２の組の
デジタイザを、サンプル・ホールド回路ＳＨ３，ＡＤ変
換器ＡＤ３，メモリＭ３は第３の組のデジタイザを、サ
ンプル・ホールド回路ＳＨ４，ＡＤ変換器ＡＤ４，メモ
リＭ４は第４の組のデジタイザを構成している。 【０００７】クロック源１２Ｂでは、サンプル・ホール
ド回路ＳＨ１〜ＳＨ４およびＡＤ変換器ＡＤ１〜ＡＤ４
に供給する周期ＴｓのクロックＣＫ０を発生しており、
このクロックＣＫ０は遅延素子Ｄ１〜Ｄ４で順次遅延さ
れ、各遅延素子Ｄ１〜Ｄ４から、クロックＣＫ１〜ＣＫ
４がそれぞれ取り出されている。クロックＣＫ１はサン
プル・ホールド回路ＳＨ１およびＡＤ変換器ＡＤ１に、
クロックＣＫ２はサンプル・ホールド回路ＳＨ２および
ＡＤ変換器ＡＤ２に、クロックＣＫ３はサンプル・ホー
ルド回路ＳＨ３およびＡＤ変換器ＡＤ３に、クロックＣ
Ｋ４はサンプル・ホールド回路ＳＨ４およびＡＤ変換器
ＡＤ４にそれぞれ印加されている。 【０００８】クロックＣＫ１とＣＫ２の間，クロックＣ
Ｋ２とＣＫ３の間，クロックＣＫ３とＣＫ４の間の各時
間差Ｔｄは、デジタイザの数をＮ（図５の場合は４）と
すると、Ｔｄ＝Ｔｓ／Ｎとなるように、各遅延素子Ｄ２
〜Ｄ４は調整されている。このインターリーブ・デジタ
イズ装置における変換速度は、ＡＤ変換器ＡＤ１〜ＡＤ
４のうちの１つが有する変換速度のＮ（図５では４）倍
、すなわちＮ／Ｔｓ（サンプル／ｓｅｃ）となり、高速
でデジタイズすることが可能となる。 【０００９】しかしながら、図５に示した装置において
は、遅延素子Ｄ２〜Ｄ４の各遅延時間のばらつきおよび
サンプル・ホールド回路ＳＨ１〜ＳＨ４とＡＤ変換器Ａ
Ｄ１〜ＡＤ４のクロックＣＫ１〜ＣＫ４を印加されてか
ら動作するまでの時間のばらつきがあるために、デジタ
イズの間隔がクロックＣＫ０の周期ＴｓのＮ分の１に正
確に設定することが極めて困難である。これが高速化を
困難にしている大きな要因であった。 【００１０】そこで、このような問題点を解決するため
に、デジタイズのタイミングを校正するインターリーブ
・デジタイズ装置が開示されている（Ｕ．Ｓ．Ｐ．４，
９６２，３８０　）。この従来例を図６に、またその各
部の波形を図７に示し、説明する。ここにおいて図５に
示した各構成要素に対応するものについては同じ記号を
付した。 【００１１】クロック源１２Ｃは図７（ａ）に示すよう
に、一定振幅の正弦波を発生しており、これが可変遅延
素子ＶＤ１Ｂに印加され、可変遅延素子ＶＤ１Ｂからは
図７（ｂ）に示すように、（ａ）のクロック源１２Ｃの
出力の正弦波における位相π／４において立上がるクロ
ックＣＫ１を出力する。このπ／４の位相遅延は、制御
部１９Ｃからの指示をアナログ量に変換するためのＤＡ
変換器ＤＡ１を介して受けることによって設定される。 【００１２】クロックＣＫ１は可変遅延素子ＶＤ２Ｂに
おいて制御部１９Ｃの指示をＤＡ変換器ＤＡ２を介して
受けてさらに遅延され、クロックＣＫ１に対してはπ／
２遅れて、図７（ａ）のクロック源１２Ｃの正弦波の位
相３π／４において立上がる（ｃ）のクロックＣＫ２を
発生する。 【００１３】クロックＣＫ２は可変遅延素子ＶＤ３Ｂに
おいて制御部１９Ｃの指示をＤＡ変換器ＤＡ３を介して
受けてさらに遅延され、クロックＣＫ２に対してはπ／
２遅れて、図７（ａ）のクロック源１２Ｃの正弦波の位
相５π／４において立上がる（ｄ）のクロックＣＫ３を
発生する。 【００１４】クロックＣＫ４は可変遅延素子ＶＤ４Ｂに
おいて制御部１９Ｃの指示をＤＡ変換器ＤＡ４を介して
受けてさらに遅延され、クロックＣＫ３に対してはπ／
２遅れて、図７（ａ）のクロック源１２Ｃの正弦波の位
相７π／４において立上がる（ｅ）のクロックＣＫ４を
発生する。 【００１５】クロックＣＫ１はサンプル・ホールド回路
ＳＨ１，ＡＤ変換器ＡＤ１に、クロックＣＫ２はサンプ
ル・ホールド回路ＳＨ２，ＡＤ変換器ＡＤ２に、クロッ
クＣＫ３はサンプル・ホールド回路ＳＨ３，ＡＤ変換器
ＡＤ３に、クロックＣＫ４はサンプル・ホールド回路Ｓ
Ｈ４，ＡＤ変換器ＡＤ４に印加される。図７（ａ）のク
ロック源１２Ｃの正弦波はスイッチ１４の端子ａにも印
加されており、スイッチ１４が端子ａ側に接続されてい
るときには、この正弦波はバッファ・アンプ１５を介し
て各サンプル・ホールド回路ＳＨ１〜ＳＨ４に印加され
ている。 【００１６】そこで図７（ａ）の正弦波の各位相π／４
，３π／４，５π／４，７π／４において、サンプル・
ホールド回路ＳＨ１，ＡＤ変換器ＡＤ１，メモリＭ１を
含む第１の組のデジタイザ、サンプル・ホールド回路Ｓ
Ｈ２，ＡＤ変換器ＡＤ２，メモリＭ２を含む第２の組の
デジタイザ、サンプル・ホールド回路ＳＨ３，ＡＤ変換
器ＡＤ３，メモリＭ３を含む第３の組のデジタイザ、サ
ンプル・ホールド回路ＳＨ４，ＡＤ変換器ＡＤ４，メモ
リＭ４を含む第４の組のデジタイザが動作するから、図
７（ａ）の正弦波の波高値の０．７０７あるいは−０．
７０７の振幅をデジタイズすることになる。 【００１７】したがって、メモリＭ１〜Ｍ４に格納され
たデータの絶対値を制御部１９Ｃが読出し、その値が０
．７０７と異なる場合にはデジタイズのタイミングを変
更して各デジタイザの出力の絶対値が所定値（０．７０
７）になるようにしている。このようにして校正が完了
すると、クロック源１２Ｃの正弦波の周波数が、たとえ
ば２５０ＭＨｚ、すなわち周期Ｔｓ＝４ｎ　ｓｅｃ　の
ときには、正確に１ｎ　ｓｅｃの周期（１０００ＭＨｚ
）でインターリーブ・デジタイズが実行される。そこで
スイッチ１４は端子ｂ側に切替えられて、入力端子１０
に印加された信号を１ｎｓｅｃの周期でデジタイズする
ことになる。 【００１８】第３の従来例は　Ｕ．Ｓ．Ｐ．４，７６３
，１０５に示されており、その内容はクロック源の正弦
波を、Ｍ相のデジタイザでＩ・Ｍ個（Ｉは整数）のデー
タをサンプルし、データをインターリーブさせた後に、
ブラックマン−ハリス・ウインドウ（Ｂｌａｃｋｍａｎ
−Ｈａｒｒｉｓ　Ｗｉｎｄｏｗ）で重み付けし、高速フ
ーリェ変換して周波数スペクトルを観察し、そのスペク
トルからデジタイズ・タイミングの誤差を算出して、誤
差が０になるように制御して校正を完了する。 【００１９】 【発明が解決しようとする課題】第１の従来例において
は、各デジタイザのデジタイズ・タイミングを正確に設
定することが困難であり、そのために十分に高速化でき
ないという問題点があり、これを第２および第３の従来
例において解決した。 【００２０】しかしながら第２の従来例においては、図
７に示すようにクロック源１２Ｃの出力は高調波を含ま
ない正弦波でなければならず、またその振幅も正確な一
定値を示すものでなければならない。もしも、高調波成
分を含むならば、たとえ正確なタイミングでデジタイズ
がなされたとしても、各デジタイザの出力の絶対値は０
．７０７とは異なるものとなってしまうからである。 高周波において、一定の振幅および周波数スペクトルの
単一な（高調波を含まない）信号を得ることは極めて困
難であり、またコストアップの原因ともなる解決される
べき課題が残されていた。 【００２１】第３の従来例においては、クロック源とし
て周波数スペクトルの単一な高周波信号が要求されるの
みならず、そのスペクトルを解析するための高速フーリ
ェ変換回路を必要とするから、回路が複雑となり、大き
なコストアップの要因となる解決されるべき課題が残さ
れていた。 【００２２】 【課題を解決するための手段】本発明は以上のような課
題を解決するためになされたものであり、Ｎ組のアナロ
グ信号をデジタイズするデジタイザと、クロック源から
の周期Ｔｓ　のクロックからＮ相のクロックを得るため
の、遅延素子を含む各相のクロックの位相を制御して各
デジタイザ用のデジタイズ・タイミング信号を得るため
の可変遅延素子と、デジタイズ・タイミング信号のタイ
ミングを校正するためのくり返し波形である校正用の信
号を発生する校正信号源と、校正後に校正用の信号から
デジタイズされるべき入力信号に切替えて入力信号を各
デジタイザに印加するためのスイッチ手段と、校正用の
信号を受けて、この校正用の信号があらかじめ定めたト
リガ・レベルに達したときにトリガ信号を発生するトリ
ガ回路と、各デジタイザの出力データがあらかじめ定め
た値を示した各時点に、トリガ信号と各デジタイザのう
ちの１つに印加されるデジタイズ・タイミング信号との
時間間隔を測定するための時間測定回路と、校正用の信
号を各デジタイザに印加しているときに各デジタイザの
出力データを読出し、各デジタイザの出力があらかじめ
定めた値を示した各時点に、時間測定回路に連絡し、そ
の各時点における時間間隔の測定値がＴｓ　／Ｎ単位の
差を示すように各可変遅延素子の遅延量を制御するため
の制御手段とを設けた。 【００２３】 【作用】ここにおいて、たとえばＮ＝４，Ｔｓ　＝４ｎ
　ｓｅｃ（２５０ＭＨｚ）とすると、周期Ｔｓ　（４ｎ
　ｓｅｃ）のクロック源からのクロックの位相をずらし
てＮ（＝４）相とし、Ｔｓ／Ｎ（１ｎ　ｓｅｃ　）間隔
で校正用の信号がデジタイズされるように校正すればよ
い。校正用の信号を、たとえば第１のデジタイザがサン
プルしてそのデジタイザの出力データがＶＲ　であった
とき、その校正用の信号の振幅ＶＴ　でトリガ信号が発
生する。このときのＶＲ　のサンプル時点（デジタイズ
・タイミング信号）とトリガ信号の発生時点の時間差を
ＴＤ　とする。　つぎに第２のデジタイザの出力データ
がＶＲ　であったとき、その校正用の信号の振幅ＶＴ　
でトリガ信号が発生する。このときのＶＲ　のサンプル
時点とトリガ信号の発生時点の時間差もＴＤ　となる。 以下第３，第４のデジタイザについても時間差は常にＴ
Ｄである。 【００２４】各デジタイザの出力データがＶＲ　を示し
たときのそれぞれのトリガ点から、たとえば第１のデジ
タイザの２つ目のデジタイズ・タイミング信号までの各
時間差Ｔ１　−Ｔ４　において、Ｔ１　−Ｔ２　，Ｔ２
　−Ｔ３　，Ｔ３　−Ｔ４　を計算すると、それぞれが
ＴＤ　に関係なく１ｎ　ｓｅｃ　になるならば、タイミ
ングの校正が正確に行われたことになる。そこで制御手
段はこの計算を行って、Ｔ１　−Ｔ２　，Ｔ２　−Ｔ３
　，Ｔ３　−Ｔ４　がすべて正確に１ｎ　ｓｅｃ　にな
るように各可変遅延素子の遅延量を制御する。 【００２５】ここで校正用信号はクロック源と同期して
いる必要は無く、特定の波形や特定の振幅を必要としな
い。ただ同じ波形がくり返されるものであればよい。し
たがって校正用の信号の振幅や波形の影響を受けること
なく極めて高精度の校正を安価に実現することができる
。 【００２６】 【実施例】本発明の一実施例の回路構成が図１に、また
その動作原理を説明するための波形図が図２に示されて
いる。図５および図６に示した各構成要素に対応する図
１の構成要素については同じ記号を付した。 【００２７】図１において、被測定信号は入力端子１０
に印加され、スイッチ１４が端子ｂ側にあるときにバッ
ファ・アンプ１５に加えられる。デジタイズ・タイミン
グの校正を行う場合には、校正用のくり返し波形を発生
する校正信号源１３の出力がスイッチ１４の端子ａに印
加され、バッファ・アンプ１５を介して、サンプル・ホ
ールド回路ＳＨ１〜ＳＨ４に印加されている。 【００２８】サンプル・ホールド回路ＳＨ１の出力はＡ
Ｄ変換器ＡＤ１でデジタイズされ、メモリＭ１に格納さ
れる。サンプル・ホールド回路ＳＨ２〜ＳＨ４，ＡＤ変
換器ＡＤ２〜ＡＤ４，メモリＭ２〜Ｍ４も同様に動作す
る。ここでサンプル・ホールド回路ＳＨ１，ＡＤ変換器
ＡＤ１，メモリＭ１は第１の組のデジタイザを、同様に
サンプル・ホールド回路ＳＨ２，ＡＤ変換器ＡＤ２，メ
モリＭ２は第２の組のデジタイザを、サンプル・ホール
ド回路ＳＨ３，ＡＤ変換器ＡＤ３，メモリＭ３は第３の
組のデジタイザを、サンプル・ホールド回路ＳＨ４，Ａ
Ｄ変換器ＡＤ４，モリＭ４は第４の組のデジタイザを構
成している。 【００２９】クロック源１２は周波数ｆｓ　（＝２５０
ＭＨｚ）、すなわちその周期Ｔｓ　＝４ｎ　ｓｅｃのク
ロックＣＫ０を発生している。クロック源１２はたとえ
ばフェーズ・ロックド・ループ（ＰＬＬ）回路であり、
安定な周波数を得ている。クロックＣＫ０の波形は測定
精度の向上のためには方形波であることが望ましく、ク
ロック源１２の内部に含まれたＰＬＬ発振器の出力をＥ
ＣＬ（エミッタ・カップルド・ロジック）等高速素子の
ゲート回路を用いてパルス波形にしている。 【００３０】クロックＣＫ０を印加された遅延素子Ｄ１
の出力は図１に示すように遅延素子Ｄ２および可変遅延
素子ＶＤ１に印加される。可変遅延素子ＶＤ１の遅延時
間は、制御部１９からの指示をＤＡ変換器ＤＡ１を介し
て受けて制御され、可変遅延素子ＶＤ１はクロックＣＫ
１を出力する。このクロックＣＫ１により、第１の組の
デジタイザは図２（ａ）の校正信号源１３からの校正用
信号の点１をデジタイズする。 【００３１】遅延素子Ｄ１の出力を印加された遅延素子
Ｄ２の出力は図１に示すように遅延素子Ｄ３および可変
遅延素子ＶＤ２に印加される。可変遅延素子ＶＤ２の遅
延時間は、制御部１９からの指示をＤＡ変換器ＤＡ２を
介して受けて制御され、可変遅延素子ＶＤ２はクロック
ＣＫ２を出力する。このクロックＣＫ２により、第２の
組のデジタイザは図２（ａ）の校正信号源１３からの校
正用信号の点２をデジタイズする。 【００３２】遅延素子Ｄ２の出力を印加された遅延素子
Ｄ３の出力は図１に示すように遅延素子Ｄ４および可変
遅延素子ＶＤ３に印加される。可変遅延素子ＶＤ３の遅
延時間は、制御部１９からの指示をＤＡ変換器ＤＡ３を
介して受けて制御され、可変遅延素子ＶＤ３はクロック
ＣＫ３を出力する。このクロックＣＫ３により、第３の
組のデジタイザは図２（ａ）の校正信号源１３からの校
正用信号の点３をデジタイズする。 【００３３】遅延素子Ｄ３の出力を印加された遅延素子
Ｄ４の出力は図１に示すように可変遅延素子ＶＤ４に印
加される。可変遅延素子ＶＤ４の遅延時間は、制御部１
９からの指示をＤＡ変換器ＤＡ４を介して受けて制御さ
れ、可変遅延素子ＶＤ４はクロックＣＫ４を出力する。 このクロックＣＫ４により、第４の組のデジタイザは図
２（ａ）の校正信号源１３からの校正用信号の点４をデ
ジタイズする。 【００３４】各可変遅延素子ＶＤ１〜ＶＤ４の制御は、
クロックＣＫ１はクロックＣＫ０から１ｎ　ｓｅｃだけ
遅れ、同じくクロックＣＫ２はクロックＣＫ１から１ｎ
　ｓｅｃだけ遅れ、クロックＣＫ３はクロックＣＫ２か
ら１ｎ　ｓｅｃだけ遅れ、クロックＣＫ４はクロックＣ
Ｋ３から１ｎ　ｓｅｃだけ遅れるようになされる。周期
４ｎ　ｓｅｃ（＝２π）のクロックＣＫ０から、４相の
クロック、すなわち、０π相のクロックＣＫ１，π／２
相のクロックＣＫ２，π相のクロックＣＫ３，３π／２
相のクロックＣＫ４をつくり出すように制御される。 【００３５】クロックＣＫ１の立上りエッジで、図２（
ａ）の校正用信号の点１をサンプル・ホールド回路ＳＨ
１がサンプル・ホールドし、ＡＤ変換器ＡＤ１でデジタ
イズして、データをメモリＭ１に格納する。同様にして
クロックＣＫ２の立上りエッジで（ａ）の校正用信号の
点２をサンプル・ホールド回路ＳＨ２がサンプル・ホー
ルドし、ＡＤ変換器ＡＤ２でデジタイズして、データを
メモリＭ２に格納し、クロックＣＫ３により点３のデー
タが、クロックＣＫ４により点４のデータが、それぞれ
サンプル・ホールド回路ＳＨ３，ＳＨ４およびＡＤ変換
器ＡＤ３，ＡＤ４を介してメモリＭ３，Ｍ４に格納され
る。 【００３６】第１〜第４の組のデジタイザにそれぞれ含
まれたメモリＭ１〜Ｍ４に格納された１ｎ　ｓｅｃ間隔
でサンプルされたデータは、制御部１９により読出され
るから、全体としては、１Ｇサンプル／　ｓｅｃのデジ
タイズ装置として動作する。 【００３７】図２（ａ）の各サンプル・ホールド回路Ｓ
Ｈ１〜ＳＨ４がサンプル・ホールドした各点１〜４は、
（ａ）のくり返される校正用信号波形の上を掃引するよ
うに移動する。それは、クロックＣＫ０と（ａ）の校正
用信号とは同期関係にないからである。この動作によっ
て、メモリＭ１〜Ｍ４に格納されたデータがあらかじめ
定めた参照値ＶＲ　を示すことがある。図２（ａ）は、
第１の組のデジタイザに含まれたメモリＭ１のデータが
、たまたま参照値ＶＲ　に一致した場合を示している。 【００３８】一方、トリガ回路１６には、図２（ａ）の
校正用信号が印加されて、トリガ・レベルＶＴ　で図２
（ｂ）のトリガ信号を発生している。この（ａ）の校正
用信号が参照値ＶＲ　になった時点からトリガ・レベル
ＶＴ　になるまでの時間差ＴＤ　は、メモリＭ２のデー
タが参照値ＶＲ　を示したときにも、同じく、Ｍ３，Ｍ
４のデータが参照値ＶＲ　を示したときにも、常に同じ
値である。 【００３９】図３（ａ）ないし（ｄ）には、メモリＭ１
ないしＭ４のデータが参照値ＶＲ　に一致した場合の時
間関係を、（ｅ）にはトリガ信号を示している。（ａ）
において、メモリＭ１のデータが参照値ＶＲ　を示し、
校正用信号がトリガ・レベルＶＴ　に達してトリガ点で
トリガ信号が発生してから、右方へ２つ目のメモリＭ１
のデータが示された点１（第１の組のデジタイズ・タイ
ミング点）までの時間をＴ１　とする。同じく、図３（
ｂ）において、トリガ点から右方へ２つ目のメモリＭ１
のデータが示された点１までの時間をＴ２　，（ｃ）に
おいては、同じくＴ３　，（ｄ）においてはＴ４　とす
る。 【００４０】すると図３（ａ）から、 　　　　　　Ｔ１　＋ＴＤ　＝２Ｔｓ　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　（１）　　【００４１】図３（ｂ）に
おいて、デジタイズ・タイミング点１と点２の間の時間
差をＴ１２とすると、　　　　　　Ｔ２　＋ＴＤ　＋Ｔ
１２＝２Ｔｓ　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　（２）　　【００４
２】図３（ｃ）において、デジタイズ・タイミング点２
と点３の間の時間差をＴ２３とすると、　　　　　　Ｔ
３　＋ＴＤ　＋Ｔ２３＋Ｔ１２＝２Ｔｓ　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　（３）
　　【００４３】図３（ｄ）において、デジタイズ・タ
イミング点３と点４の間の時間差をＴ３４とすると、　
　　　　　Ｔ４　＋ＴＤ　＋Ｔ３４＋Ｔ２３＋Ｔ１２＝
２Ｔｓ　　　　　　　　　　　　　　　　　　　　　　
　（４）となるから、 式（１）−（２）から、 　　　　　　Ｔ１２＝Ｔ１　−Ｔ２　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　（５）式（２）−（３）から、 　　　　　　Ｔ２３＝Ｔ２−Ｔ３　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　（６）式（３）−（４）から、 　　　　　　Ｔ３４＝Ｔ３　−Ｔ４　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　（７）したがって、 　　　　　　Ｔ４１＝Ｔｓ　−Ｔ１２　−Ｔ２３　−Ｔ
３４　　　　　　　　　　　　　　　　　　　　　　　
　　　　　（８）が求められる。 【００４４】そこでメモリＭ１ないしＭ４のデータが参
照値ＶＲ　を示したことを制御部１９が検知すると、そ
れをメモリＭの番号、すなわち、参照値ＶＲ　を示した
デジタイザの組の番号とともに、時間測定回路１７に知
らせる。そこで時間測定回路１７において、時間差Ｔ１
　，Ｔ２　，Ｔ３　，Ｔ４　がそれぞれ測定される。 【００４５】この時間差Ｔ１　，…　，Ｔ４　を測定す
る方法の一例は図４に示されており、この方法はタイム
・エクスパンダーと呼ばれ短い時間差を測定する場合に
有効であることが知られている。（ａ）には時間測定回
路１７に印加されるクロックＣＫ１が、（ｂ）にはトリ
ガ回路１６からのトリガ信号が示されている。トリガ信
号が印加されると、時間測定回路１７の内部に含まれた
定電流源からの電流Ｉ１　により（ｃ）に示すように、
そこからクロックの２つ目の立上りまでの期間Ｔｉ　（
ｉ＝１〜４）キャパシタを充電する。この期間Ｔｉ　は
図３の時間差Ｔ１　〜Ｔ４　であるる。その後は図４（
ｃ）に示すように別の定電流源からの電流−Ｉ２　によ
りキャパシタをゆるやかに放電する。この充放電電流の
比は、ｍ＝Ｉ１　／Ｉ２　＝ＴＥｉ／Ｔｉであり、期間
Ｔｉ　がｍ倍されて期間ＴＥｉとなるから、この期間Ｔ
Ｅｉ中の（ａ）のクロックを計数することにより正確な
期間Ｔｉ　を得ることができる。 【００４６】この図４（ａ）のクロックの計数方法につ
いて、さらに説明する。（ｃ）の充放電電圧は、充電開
始時の以前においてしきい値の近傍にあるから、充電開
始後ただちにしきい値を越える。ここで時間測定回路１
７に含まれたゲート回路が動作して（ｄ）のゲートが得
られる。充電期間Ｔｉ　が（ａ）のクロックのトリガ信
号から２つ目の立上りで完了し、（ｃ）の放電が開始さ
れ、しきい値を横切ると、（ｄ）のゲートは終了する。 そこで、この放電期間ＴＥｉの間の（ａ）のクロック数
をカウントする。この期間ＴＥｉをｍ分の１すれば期間
Ｔｉ　（ｉ＝１〜４）すなわち、図３の時間差Ｔ１　な
いしＴ４　を測定することができる。このようにして測
定された図３の各時間差Ｔ１　〜Ｔ４　は制御部１９へ
報告される。 【００４７】制御部１９では式（５）〜（８）から各時
間差を得て、それらがそれぞれ１ｎｓｅｃになるように
、各ＤＡ変換器ＤＡ１〜ＤＡ４を介して可変遅延素子Ｖ
Ｄ１〜ＶＤ４を制御する。 【００４８】校正作業が完了すれば図１のスイッチ１４
を切替えて入力　　端子１０に印加された信号をデジタ
イズすることになる。 【００４９】以上の説明においては、校正信号源１３の
出力波形は図３（ａ）〜（ｄ）に示すようなステップ状
の波形の場合について説明したが、くり返し波形であれ
ばどのような波形であってもよい。図３から明らかなよ
うに、参照値ＶＲ　とトリガ・レベルＶＴ　の間の傾斜
が急峻あることが測定精度向上のためには望ましいので
、正弦波を用いる場合には周波数の高いものを使用する
必要がある。したがって、ＥＣＬなどの高速素子により
発生した方形波は校正用信号として望ましい。そのくり
返し周波数や、振幅は、時間測定の精度に影響を与えな
い。 【００５０】図１に示した本発明の一実施例においては
、４組のデジタイザ（Ｎ＝４）を用い４相のクロックＣ
Ｋ１〜ＣＫ４を得るために、４個の遅延素子Ｄ１〜Ｄ４
を直列に接続したものを用いたが、これにかえて２つの
フリップ・フロップ　等を含む４分周回路を使用しても
よい。Ｎ＝２の場合には、２相のクロックを作成するた
めにインバータを用いてもよい。 【００５１】図３においては、参照値ＶＲ　よりもトリ
ガ・レベルＶＴ　が大きな場合について説明したが、そ
の逆であっても何ら支障はない。 【００５２】図１においては、時間測定回路１７へのク
ロックはＣＫ１を用いたが他のクロックＣＫ２〜ＣＫ４
を用いてもよい。また図１に使用されているトリガ回路
１６や時間測定回路１７は、入力端子１０に印加される
被測定信号の測定に必要な回路であり、タイミング校正
時にこれを流用すればよいので、これがコスト上昇の原
因となることはない。 【００５３】 【発明の効果】以上の説明から明らかなように、本発明
によるならば、インターリーブ・デジタイズ装置におい
て、デジタイズのタイミングを極めて正確に校正するこ
とができることになった。また、校正信号の振幅や波形
および周波数を従来例のように管理する必要はなく、急
峻な立上りあるいは立下りエッジを有するものであれば
よいので極めて安価に高い校正精度の装置が得られる。 したがって本発明の効果は極めて大きい。

【図面の簡単な説明】

【図１】本発明の一実施例を示す回路構成図である。

【図２】図１の動作原理を説明するための波形図である
。

【図３】図１のデジタイズ・タイミングの校正動作を説
明するための波形図である。

【図４】図３のタイミング測定法を示す波形図である。

【図５】第１の従来例を示す回路構成図である。

【図６】第２の従来例を示す回路構成図である。

【図７】図６の動作を説明するための各部の波形図であ
る。

【符号の説明】

１０　　入力端子 １２，１２Ｂ，１２Ｃ　　クロック源 １３　　校正信号源 １４　　スイッチ １５　　バッファ・アンプ １６　　トリガ回路 １７　　時間測定回路 １９，１９Ｂ，１９Ｃ　　制御部 ＡＤ１〜ＡＤ４　　ＡＤ変換器 ＣＫ０〜ＣＫ４　　クロック Ｄ１〜Ｄ４　　遅延素子 ＤＡ１〜ＤＡ４　　ＤＡ変換器 ＳＨ１〜ＳＨ４　　サンプル・ホールド回路Ｍ１〜Ｍ４
　　メモリ ＴＤ　，Ｔ１　〜Ｔ４　，Ｔ１２　〜Ｔ３４　　時間差
ＴＥｉ，Ｔｉ　　　期間 ＶＤ１〜ＶＤ４，ＶＤ１Ｂ〜ＶＤ４Ｂ　　可変遅延素子
ＶＲ　　　参照値 ＶＴ　　　トリガ・レベル

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　印加された信号をデジタイズしてメモ
   リに格納する複数の数であるＮ組のデジタイザ（ＳＨ，
   ＡＤ，Ｍ）のそれぞれに、周期Ｔｓ　のクロック源信号
   （ＣＫ０）からＴｓ　／Ｎずつの位相差を有するＮ相の
   クロック（ＣＫ１〜ＣＫ４）を作成して印加することに
   よりインターリーブ・デジタイズ動作をせしめ、くり返
   し波形である校正用の信号を前記Ｎ組のデジタイザ゛と
   、トリガ・レベル（ＶＴ　）においてトリガ信号を発生
   するトリガ回路（１６）に並列印加し、前記Ｎ相のクロ
   ックでデジタイズして前記Ｎ組のデジタイザに格納され
   たデータが、あらかじめ定めた参照値（ＶＲ）を示した
   前記校正用の信号において発生された前記トリガ信号か
   ら前記Ｎ相のクロックまでの時間差（Ｔ１　〜Ｔ４　）
   を得て、前記Ｎ相のクロックの間隔を算出することによ
   り、前記Ｎ相のクロックの位相を調整して、前記デジタ
   イズ動作のタイミングを校正するインターリーブ・デジ
   タイズ方法。
2. 【請求項２】　　印加された信号をサンプルしホールド
   するためのサンプル・ホールド回路（ＳＨ）と、前記サ
   ンプル・ホールド回路のアナログ出力をデジタル値に変
   換するためのＡＤ変換器（ＡＤ）と、前記ＡＤ変換器か
   らの前記デジタル値を記憶するためのメモリ（Ｍ）とを
   １組とした複数の数であるＮ組のデジタイザと、周期Ｔ
   ｓ　のクロック源信号（ＣＫ０）からＴｓ／Ｎずつの位
   相差を有するＮ相のクロック（ＣＫ１〜ＣＫ４）を得る
   ための可変遅延素子を含み、前記Ｎ相のクロックのそれ
   ぞれを前記Ｎ組のデジタイザに印加してＴｓ　／Ｎの周
   期でインターリーブ・デジタイズ動作をせしめるための
   可変遅延手段（Ｄ，ＤＡ，ＶＤ）と、くり返し波形であ
   る校正用の信号を発生する校正信号手段（１３）と、前
   記校正用の信号と外部から入力される入力信号とを切替
   えて、前記Ｎ組のデジタイザに含まれた前記各サンプル
   ・ホールド回路に印加するためのスイッチ手段（１４）
   と、前記校正用の信号がトリガ・レベル（ＶＴ　）に達
   したときにトリガ信号を発生するトリガ手段（１６）と
   、前記校正用の信号をデジタイズした前記Ｎ組のデジタ
   イザのメモリのデータが参照値（ＶＲ　）を示した前記
   校正用の信号から得た前記トリガ信号をトリガ点とし、
   このトリガ点から前記Ｎ相のクロックのうちの特定の相
   のクロックまでの時間差（Ｔ１　〜Ｔ４　）を測定する
   ための時間測定手段（１７）と、前記Ｎ組のデジタイザ
   の各メモリに記憶されているデータを読出して、前記Ｎ
   個のメモリに記憶されたデータが前記参照値を示したこ
   とを検出して前記時間測定手段に報知し、前記時間測定
   手段から前記時間差の値を受けて、前記Ｎ相のクロック
   の間隔を算出して、前記可変遅延手段に含まれた前記可
   変遅延素子を制御するための制御手段（１９）とを含む
   インターリーブ・デジタイズ装置。